• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.37-40
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• 2003

The 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer has been developed for applications to the miniature repeater. The miniature dual-band repeater will be used at shopping mall, basements and underground parking lots. The in-loop 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer has been developed by designing Si BJT VCO and PLL loop circuits with Colpitts. The prototype of 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer of size 19${\times}$19${\times}$8(mm) has shown operating frequencies of 1.63㎓, 2.33㎓ ranges, RF output of 1dBm(PCS), 1dBm(IMT-2000), phase noise of -100 dBc/Hz(PCS), -95dBc/Hz(IMT-2000) at 10KHz offset, harmonics suppression of -24dB c(PCS), -15dBc(IMT-2000).

• Journal of Power Electronics
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• 제11권4호
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• pp.456-463
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• 2011

Grid-connected converters have widely adopted LCL filters to acquire high harmonic suppression. However, the LCL filter increases the system order so that the design of the system stability would be complicated. Recently, sole-loop control strategies have been used for grid-connected converters with L or LC filters. But if the sole-loop control is directly transplanted to grid-connected converters with LCL filters, the systems may be unstable. This paper presents a novel dual-loop power control strategy composed of a power outer loop and a current inner loop. The outer loop regulates the grid-connected power. The inner loop improves the system stability margin and suppresses the resonant peak caused by the LCL filter. To obtain the control variables, a single-phase current detection is proposed based on PQ theory. The system transfer function is derived in detail and the influence of control gains on the system stability is analyzed with the root locus. Simulation and experimental results demonstrate the feasibility of the proposed control.

• 한국항행학회논문지
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• 제16권1호
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• pp.27-34
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• 2012

본 논문에서는 무선 LAN 2중 대역용(2.4GHz~2.4835GHz, 5.15GHz~5.825GHz) CPW 급전 미엔더 슬롯 루프 안테나를 제안하였다. 요구된 대역의 2중 공진 주파수는 슬롯 루프와 슬롯 폭의 공진 길이의 변화로써 조절되며, 제안한 안테나의 소형화를 위해 슬롯 루프를 구부렸다. 특히, 용량성 결합 CPW 급전 방식은 정합 회로의 추가없이 급전부와 방사부 사이의 간격(offset)으로 전자기의 커플링 양을 조절함으로써 임피던스 정합을 가능하게 한다, 그 결과, 제안된 안테나는 각 대역에서는 10dB 이하의 반사손실과 80%이상의 높은 효율을 가진다. 제안된 안테나의 타당성을 보여주기 위해 시뮬레이션 및 측정 결과를 비교하여 제시하였다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.912-920
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• 2003

본 논문에서는 UWB용 소형 안테나를 설계하기 위해 폭이 넓은 안테나의 슬롯면내에 구형 루프를 추가하고 이중급전 방법을 사용한 슬롯루프 안테나를 제안하였다. 이 안테나는 3개의 기하학적인 공진 구조에 의해 다중 공진 모드를 발생시키는 새로운 구조이며, 각각의 공진 주파수에 따른 임피던스 정합은 이중 급진점의 오프셋 길이를 변화하여 얻을 수 있다. 제작된 안테나는 중심 주파수가 6.755 ㎓이며, 슬롯의 크기는 12.5mm${\times}$50mm이고 슬롯 내의 구형 루프의 크기는 10.5mm${\times}$27.5mm이다. 실험 결과 슬롯루프 안테나의 비대역폭은 VSWR 2:1 기준으로 63.21 %로 측정되었으며 이는 이론 값과 5% 범위 이내에서 일치하였다. 또한 안테나의 최대 이득은 7.42 ㏈i로 측정되었다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• 한국전자파학회논문지
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• 제16권8호
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• pp.783-789
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• 2005

본 논문은 glass 기판 위에 RE IPD(Integrated Passive Device) 기술을 이용하여 dual band 방향성 커플러의 새로운 설계와 구현을 하였으며, 이러한 구조는 전력 증폭기의 출력부에 closed loop 전력 제 어용 GSM/GPRS cellular phones에 적용할 수 있다. 커플러는 방향성 향상을 위하여 보상 capacitor를 이용하였으며, 상호 밴드의 간섭을 최소화하기 위하여 새로운 방법의 필터링 구조(diplexer)를 갖는 커플러를 구현하였다.

• 한국전자파학회논문지
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• 제22권2호
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• pp.245-251
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• 2011

본 논문에서는 의사 인터디지털 계단형 임피던스 공진기(Pseudo-Interdigital Stepped Impedance Resonator: PI-SIR)와 개방 루프 링 공진기(Open-Loop Ring Resonator: OLRR)를 이용한 마이크로스트립 이중 대역 대역 통과 여파기를 제안한다. PI-SIR을 이용하여 이중 대역 여파기의 첫 번째 통과 대역과 두 번째 통과 대역을 설계하고, OLRR을 이용하여 두 번째 통과 대역 특성을 강화한다. PI-SIR 구조에서 특성 임피던스 비와 전기적 길이 비를 이용하면 첫 번째 통과 대역과 두 번째 통과 대역을 쉽고 정확하게 조정할 수 있다. 2.45 GHz와 5.8 GHz에서 동작하는 이중 대역 여파기의 설계 결과와 측정 결과로부터 제안된 여파기가 유용하다는 것을 알 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 A
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• pp.262-264
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• 1996

This paper presents a new dual loop control using novel vector phase locked loop(VP-PLL) for a high power static var compensator(SVC) with three-level GTO voltage source inverter(VSI). Through circuit DQ-transformation, a simple dq-axis equivalent circuit is obtained. From this, DC analysis is carried out to obtain maximum controllable phase angle ${\alpha}_{max}$ per unit current between the three phase source and the switching function of inverter, and AC open-loop transfer function is given. Because ${\alpha}_{max}$ becomes small in high power SVC, this paper proposes VP-PLL for more accurate $\alpha$-control. As a result, the overall control loop has dual loop structure, which consists of inner VP-PLL for synchronizing the phase angle with source and outer Q-loop for compensating reactive power of load. Finally, the validity of the proposed control method is verified through the experimental results.

• Journal of the Optical Society of Korea
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• 제20권2호
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• pp.300-304
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• 2016

A dual loop optoelectronic oscillator (OEO) based on an acousto-optic modulator (AOM) for single mode operation with an acousto-optic delay line is demonstrated in this paper. When the OEO operates, the free spectral range is a function of the total loop length of the OEO, which is mainly dependent on the propagation time of the acoustic wave in the AOM. Due to the huge difference in the magnitude between the speed of light and the acoustic velocity in the AOM, the effective loop length converted to light-propagation length of the OEO increases to 3.8 km. With 150 MHz oscillation frequency, phase noise of -118 dBc/Hz at 10 kHz frequency offset, and -140 dBc/Hz at 200 kHz frequency offset, is achieved.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.520-527
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• 2016

A new dual-loop digital delay-locked loop (DLL) using a hybrid (binary + sequential) search algorithm is presented to achieve both wide-range operation and high delay resolution. A new phase-interpolation range selector (PIRS) and a variable successive approximation register (VSAR) algorithm are adopted to resolve the boundary switching and harmonic locking problems of conventional digital DLLs. The proposed digital DLL, implemented in a $0.18-{\mu}m$ CMOS process, occupies an active area of $0.19mm^2$ and operates over a wide frequency range of 0.15-1.5 GHz. The DLL dissipates a power of 11.3 mW from a 1.8 V supply at 1 GHz. The measured peak-to-peak output clock jitter is 24 ps (effective pk-pk jitter = 16.5 ps) with an input clock jitter of 7.5 ps at 1.5 GHz. The delay resolution is only 2.2 ps.