• 제목/요약/키워드: discrete delay

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Resampling Technique for Simulation Output Analysis

  • Kim, Yun-Bae-
    • 한국시뮬레이션학회:학술대회논문집
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    • 한국시뮬레이션학회 1992년도 제2회 정기총회 및 추계학술 발표회 발표논문 초록
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    • pp.13-13
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    • 1992
  • To estimate the probability of long delay in a queuing system using discrete-event simulation studied. We contrast the coverage, half-width, and stability of confidence intervals constructed using two methods: batch means and new resampling technique; binary bootstrap. The binary bootstrap is an extension of the conventional bootstrap that resamples runs rather than data values. Empirical comparisons using known results for the M/M/1 and D/M/10 queues show the binary bootstrap superior to batch means for this problem.

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사용자 성향에 기반한 이동 멀티캐스트 기법 (Mobile Multicast Method using the User Pattern)

  • 성수련;전진영;서유화;신용태
    • 한국통신학회논문지
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    • 제30권1A호
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    • pp.46-54
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    • 2005
  • 본 논문은 사용자의 이동 패턴에 기반한 효율적인 이동 멀티캐스트 기법을 제안한다. 본 논문은 멀티캐스트 서비스를 받기 위해 소요되는 전체 지연 시간을 줄이기 위한 방법으로 이동 노드의 반복적인 이동 성향을 정의한다. 정의된 이동 성향을 바탕으로 지역의 범위에 속하는 외부 에이전트들은 멀티캐스트 라우팅 트리를 활성화된 상태로 유지함으로 이동 노드가 재방문 했을 경우 지연 없이 멀티캐스트 서비스를 즉시 받을 수 있다. 수학적 분석모델을 이용하여 제안된 방안의 성능을 증명하며, 분석 결과는 제안된 방식이 기존의 연동방식 보다 전체 처리 비용과 서비스 지연 시간 측면에서 우수하다는 것을 보여준다.

Performance Analysis of Opportunistic Spectrum Access Protocol for Multi-Channel Cognitive Radio Networks

  • Kim, Kyung Jae;Kwak, Kyung Sup;Choi, Bong Dae
    • Journal of Communications and Networks
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    • 제15권1호
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    • pp.77-86
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    • 2013
  • Cognitive radio (CR) has emerged as one of effective methods to enhance the utilization of existing radio spectrum. Main principle of CR is that secondary users (SUs) are allowed to use the spectrum unused by primary users (PUs) without interfering PU's transmissions. In this paper, PUs operate on a slot-by-slot basis and SUs try to exploit the slots unused by PUs. We propose OSA protocols in the single channel and we propose an opportunistic spectrum access (OSA) protocols in the multi-channel cognitive radio networks with one control channel and several licensed channels where a slot is divided into contention phase and transmission phase. A slot is divided into reporting phase, contention phase and transmission phase. The reporting phase plays a role of finding idle channels unused by PUs and the contention phase plays a role of selecting a SU who will send packets in the data transmission phase. One SU is selected by carrier sense multiple access / collision avoidance (CSMA/CA) with request to send / clear to send (RTS/CTS) mechanism on control channel and the SU is allowed to occupy all remaining part of all idle channels during the current slot. For mathematical analysis, first we deal with the single-channel case and we model the proposed OSA media access control (MAC) protocol by three-dimensional discrete time Markov chain (DTMC) whose one-step transition probability matrix has a special structure so as to apply the censored Markov chain method to obtain the steady state distribution.We obtain the throughput and the distribution of access delay. Next we deal with the multi-channel case and obtain the throughput and the distribution of access delay by using results of single-channel case. In numerical results, our mathematical analysis is verified by simulations and we give numerical results on throughput and access delay of the proposed MAC protocol. Finally, we find the maximum allowable number of SUs satisfying the requirements on throughput and access delay.

리프팅 기반 2차원 이산 웨이블렛 변환 필터의 효율적인 VLSI 구조 (Efficient VLSI Architecture for Lifting-Based 2D Discrete Wavelet Transform Filter)

  • 박태구;박태근
    • 한국통신학회논문지
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    • 제37A권11호
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    • pp.993-1000
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    • 2012
  • 본 논문에서는 리프팅 기반의 하드웨어 효율이 100%가 되는 2차원 이산 웨이블릿 변환 필터 구조를 제안한다. 전체구조는 (9,7) 필터를 적용하였으며, 필터의 길이에 따라 확장 및 축소가 가능하다. 본 연구에서 제안하는 새로운 스케줄링은 블록기반으로 수행하며 하위 레벨을 수행할 조건이 충족되면 바로 해당레벨을 수행하므로 중간 값을 저장해야 하는 시간이 짧아지며, 따라서 이를 위한 레지스터 양을 최소화할 수 있다. 제안된 스케줄링에 맞는 입력을 조절하기 위해 그에 적절한 DFC(Data Format Converter)와 DCU(Delay Control Unit)구조를 설계하였다. 입력 영상이 $N{\times}N$이고 m을 필터 길이라고 할 때, 필요한 저장공간은 2mN이다. 인접한 4개의 데이터를 동시에 입력 받아 동시에 행 방향과 열 방향 DWT를 수행하므로 J가 분해 레벨이라고 할 때 총 $N^2(1-2^{-2J})/3$ 사이클이 소요된다.

고속 디지털 신호처리를 위한 MBA기반 병렬 MAC의 효율적인 구조 (A Efficient Architecture of MBA-based Parallel MAC for High-Speed Digital Signal Processing)

  • 서영호;김동욱
    • 대한전자공학회논문지SD
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    • 제41권7호
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    • pp.53-61
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    • 2004
  • 본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC(Multiplier- Accumulator)의 구조를 제안하였다. 부분 곱의 생성을 위해서 1의 보수 기반의 고속 Booth 알고리즘(Modified Booth Algorithm, MBA)를 이용하였고 다수의 부분 곱을 더하기 위해서 CSA(Carry Save Adder)를 이용하였다. 부분 곱을 더하는 과정에서 Booth 인코딩 시 이용한 1의 보수 체계를 2의 보수 체계로 보상하고 이전 합과 캐리를 누적하는 연산을 수행하여 고속의 누적 연산이 가능한 구조를 제안한다. 또한 부분 곱의 덧셈에서 하위 비트들을 2 비트 CLA(Carry Look-ahead Adder)를 이용하여 연산함으로써 최종 덧셈기의 입력 비트수를 줄임으로써 전체적인 임계경로를 감소시켰다. 제안된 MAC을 JPEG2000을 위한 DWT (Discrete Wavelet Transform) 필터링 연산에 적용하여 고속의 디지털 신호처리가 가능함을 보였고 기존의 연구와 비교하여 향상된 성능을 보이는 것을 확인하였다.

선형 위상 IDWT 필터의 VLSI 구조 (A VLSI Architecture for the Linear-Phase IDWT Filter)

  • 김인철;정영모
    • 방송공학회논문지
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    • 제4권2호
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    • pp.134-143
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    • 1999
  • 본 논문에서는, IDWT(inverse discrete wavelet transform)를 효율적으로 구현하는 한 방법으로 홀수 탭(tap)의 선형위상 필터의 VLSI 구조를 제안한다. 제안한 필터 구조는 선형 위상 필터의 대칭 특성을 이용하여 대칭적인 위치에 있는 입력을 먼저 합한 다음 필터링을 수행한다. 이때 발생하는 전역 연결을 해결하기 위하여 입력의 흐름을 U자형으로 만듦으로써 국부적인 연결로 필터를 구현한다. 제안한 필터는 지연 소자부, 연산부, 덧셈부, 그리고 후처리부 등으로 이루어진다. 그리고, 각 부분들을 규칙적으로 배열하고, 국부적으로 연결함으로써 제안한 구조를 설계하기 때문에, 단순히 해당 부분들을 추가/삭제함으로써 임의의 선형 위상 IDWT 필터를 구현할 수 있다는 장점이 있다. 그리고, 제안한 필터를 직렬 연결 혹은 반순환적(semi-recursive) 구조로 배열함으로써 M 레벨 IDWT를 구현할 수 있음을 보인다. 본 논문에서 제안한 IDWT 구조는 기존의 구조들에 비해 간단하기 때문에 MPET-4 등 관련 분야에 효과적으로 적용될 것으로 기대된다.

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이중 변환 UPS 병렬 운전의 제어 동특성 향상을 위한 동기 좌표계 전압 제어기 구조 (Voltage Control Scheme in Synchronous Reference Frame for Improving Dynamic Characteristics in Parallel Operation of Double-Conversion UPSs)

  • 모재성;윤영두;류효준;이민성;최승철;김성민;김석민;강호현;김희중
    • 전력전자학회논문지
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    • 제27권4호
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    • pp.283-290
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    • 2022
  • This study proposes a voltage control scheme in a synchronous reference frame to improve the dynamic characteristics of double-conversion UPSs. UPSs need to control positive and negative sequence voltage, so that positive and negative sequence extractors are generally used to obtain each sequence of the voltage and current. Voltage and current controllers for each sequence are implemented. However, the extractor causes considerable delay, and the delay restricts the control performance, especially for the current controller. To improve the dynamics of the current controller, the proposed scheme adopts a unified current controller without separating positive and negative sequences. By using discrete-time current controller, the control bandwidth can be extended significantly so that negative sequence current can be controlled. To enhance the performance, an additional feed-forward technique for output voltage regulation is proposed. The validity of the proposed controller is verified by experiments.

ATM 망에서 다양한 트래픽을 지원하기 위한 동적 셀 스케줄링 알고리즘 (A New Implementable Scheduling Algorithm Supporting Various Traffics in ATM Networks)

  • 심재정;이원호;변재영;고성제
    • 한국통신학회논문지
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    • 제25권4B호
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    • pp.675-682
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    • 2000
  • 본 논문에서는 ATM 네트워크에서 다양한 멀티미디어 트래픽을 효율적으로 전송하기 위해 동적 우선순위 셀 전송 스케쥴링 기법인 AWRR/DT(Adaptive Weighted Round Robin with Delay Tolerance)를 제안하였다. AWRR/DT는 멀티미디어 트랙픽을 지연 특성에 따라 여러 개의 실시간 클래스와 하나의 비실시간 클래스로 분류하고, 각 클래스의 지연 특성과 입력 트래픽의 양을 고려하여 매 사이클마다 해당 클래스에 적절한 가중치(weight)를 할당 하도록 설계되었다. 또한, 제안한 알고리즘은 셀 폐기 메커니즘을 가지고 있어서 순간적인 서비스 품질(QoS:Quality of Service)열화가 계속 연속적으로 이어지는 현상을 줄여준다. AWRR/DT의 성능을 평가하기 위하여, SLAM II를 이용한 컴퓨터 시뮬레이션을 통해 기존의 스케쥴링 기법들과 평균 지연 측면에서 비교하였다. 그 결과, 제안한 기법이 실시간 트래픽 클래스의 QoS를 만족하면서도 비실시간 트래픽 클래스의 평균 지연을 감소시키 수 있음을 확인하였다.

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A Novel Discrete-Time Predictive Current Control for PMSM

  • Sun, Jung-Won;Suh, Jin-Ho;Lee, Young-Jin;Lee, Kwon-Soon
    • 제어로봇시스템학회:학술대회논문집
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    • 제어로봇시스템학회 2004년도 ICCAS
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    • pp.1915-1919
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    • 2004
  • In this paper, we propose a new discrete-time predictive current controller for a PMSM(Permanent Magnet Synchronous Motor). The main objectives of the current controllers are to ensure that the measured stator currents tract the command values accurately and to shorten the transient interval as much as possible, in order to obtain high-performance of ac drive system. The conventional predictive current controller is hard to implement in full digital current controller since a finite calculation time causes a delay between the current sensing time and the time that it takes to apply the voltage to motor. A new control strategy in this paper is seen the scheme that gets the fast adaptation of transient current change, the fast transient response tracking and is proposed simplified calculation. Moreover, the validity of the proposed method is demonstrated by numerical simulations and the simulation results will be verified the improvements of predictive controller and accuracy of the current controller.

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A Novel Discrete-Time Predictive Current Control for PMSM

  • Sun, Jung-Won;Lee, Jin-Woo;Suh, Jin-Ho;Lee, Young-Jin;Lee, Kwon-Soon
    • 제어로봇시스템학회:학술대회논문집
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    • 제어로봇시스템학회 2005년도 ICCAS
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    • pp.2503-2508
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    • 2005
  • In this paper, we propose a new discrete-time predictive current controller for a PMSM(Permanent Magnet Synchronous Motor). The main objectives of the current controllers are to ensure that the measured stator currents tract the command values accurately and to shorten the transient interval as much as possible, in order to obtain high-performance of ac drive system. The conventional predictive current controller is hard to implement in full digital current controller since a finite calculation time causes a delay between the current sensing time and the time that it takes to apply the voltage to motor. A new control strategy in this paper is seen the scheme that gets the fast adaptation of transient current change, the fast transient response tracking. Moreover, the validity of the proposed method is demonstrated by numerical simulations and the simulation results will present the improvements of predictive controller and accuracy of the current controller.

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