차동증폭과 A/D(analog-to-digital) 변환 회로를 마이크로프로세서(microprocessor)로 작동되는 데이타로거(data logger)에 연결하여 부산-하마다간의 해저케이블 전압변동을 기록하는 장치를 개발하였다. 이 장치는 저가격, 소형, 저전력소모가 특징이며 계기의 전압드리프트(drift)가 정밀수정되고, 무인자동으로 다량의 자료저장과 모뎀(modem)에 의한 자료전달이 가능하다. 케이블 전압 및 전류 이외에 실내온도와 수은전지 전압을 측정하는데, 이는 온도영향에 따른 오차보정과 장기관 계기안정도를 확인하기 위한 것이다. 이 계기에 의한 관측자료에 의하면 부산해저중계국에서의 전압신호는, 약 0.2 볼트의 일정한 폭의 높은 주파수의 잡음대로 이루어져 있는데, 조석과 비슷한 느린 주기로 약 1볼트 범위내에서 변동한다. 또한, 케이블 전원공급장치는 실내온도가 빠르게 변할 때 많은 영향을 받는 것으로 나타났다.
본 논문에서는 1V 이하의 낮은 전원 전압에서 동작 가능한 10비트 30MS/s 파이프라인 ADC를 제안한다. 제안된 multiplying digital-to-analog converter (MDAC)의 저전압 동작을 위해 스위치-RC 기반의 입력 신호 샘플링 회로와 저항 루프를 이용한 피드백 커패시터 리셋 기법을 제안하였다. 첫 단 MDAC의 정확한 신호 이득을 위해 cascaded 스위치-RC 회로를 사용하였으며, sub-ADC의 비교기에도 독립적인 스위치 RC 샘플링 회로를 적용하여 MDAC 입력단으로 전달되는 스위칭 잡음을 최소화 하였다. 제안된 ADC는 0.13${\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.54LSB 및 1.75LSB 수준을 보인다. 또한 1V의 전원 전압과 30MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 54.1dB 70.4dB이고, 17mW의 전력을 소모하였다.
전기적인 조정(tuning) 시스템에 사용하기 위해, 차동출력을 갖는 새로운 A급 $CCII{\pm}$와 이를 이용한 출력 전류 제어가능한 CCII+를 설계하였다. 설계한 $CCII{\pm}$는 종래의 CCII+와 상보적인 교차 전류원으로 구성된다. 또한, 출력 전류 제어가능한 CCII+는 제안한 $CCII{\pm}$와 단일 출력을 갖는 전류 이득 증폭기로 구성된다. 시뮬레이션 결과 $CCII{\pm}$는 $1.9{\Omega}$의 전류 입력단자의 임피던스와 우수한 전압 및 전류 폴로워 특성을 갖고 있다는 것을 확인하였다. 제안한 CCII+는 $100{\mu}A$에서 10mA의 바이어스 제어 전류 범위에서 10MHz의 3-dB 주파수을 갖고 있으며, 출력 전류 제어 범위는 4-디케이드(decade)이다. CCII+의 전력소비는 ${\pm}2.5V$ 공급전압에서 4.5mW이다.
본 논문에서는 포화영역에서 동작하는 MOS트랜지스터의 제곱특성과 소오스를 결합한 차동회로의 뺄셈기능을 이용하여 구현한 quarter-square기술방식의 새로운 4상한 MOS아날로그 곱셈기를 제안하였다. 본 논문에서 제안된 회로는 p-well CMOS 공정으로 설계-제작되어 특성측정을 하였다. 제작된 곱셈회로의 입력에 공급전압의 50%의 크기를 기치는 신호를 인가하였을 때, 1%미만의 왜율을 갖는 -1.3V에서 1.3V크기의 출력신호를 얻었고, 0에서30㎒까지의 -3㏈ 주파수대역을 측정하였고, 81㏈의 출력유동범위와 40㎽의 전력을 소모하였으며, 0.54㎟의 칩면적을 차지하였다. 제안된 곱셈회로는 회로구성이 간단할 뿐만 아니라, 입력신호가 한 개의 트랜지스터를 통하여 출력에 전달되므로 고주파 응용에도 적합하다.
기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.
Park, Hye-Lim;Kwon, Yi-Gi;Choi, Min-Ho;Kim, Young-Lok;Lee, Seung-Hoon;Jeon, Young-Deuk;Kwon, Jong-Kee
JSTS:Journal of Semiconductor Technology and Science
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제11권2호
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pp.95-103
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2011
This paper proposes a 6b 1.2 GS/s 47.8 mW 0.17 $mm^2$ 65 nm CMOS ADC for high-rate wireless personal area network systems. The proposed ADC employs a source follower-free flash architecture with a wide input range of 1.0 $V_{p-p}$ at a 1.2 V supply voltage to minimize power consumption and high comparator offset effects in a nanometer CMOS technology. The track-and-hold circuits without source followers, the differential difference amplifiers with active loads in pre-amps, and the output averaging layout scheme properly handle a wide-range input signal with low distortion. The interpolation scheme halves the required number of pre-amps while three-stage cascaded latches implement a skew-free GS/s operation. The two-step bubble correction logic removes a maximum of three consecutive bubble code errors. The prototype ADC in a 65 nm CMOS demonstrates a measured DNL and INL within 0.77 LSB and 0.98 LSB, respectively. The ADC shows a maximum SNDR of 33.2 dB and a maximum SFDR of 44.7 dB at 1.2 GS/s. The ADC with an active die area of 0.17 $mm^2$ consumes 47.8 mW at 1.2 V and 1.2 GS/s.
JSTS:Journal of Semiconductor Technology and Science
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제13권2호
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pp.98-107
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2013
This work describes a 13b 100 MS/s 0.13 um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of $2V_{P-P}$ using a single on-chip reference of $1V_{P-P}$. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 $mm^2$ consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.
본 논문은 뇌임펄스전압에 대한 누전 차단기의 오동작 특성에 관한 것으로 한국공업규격 KS C 4613의 규정과 서지보호장치를 갖는 모의회로의 조건에서 누전차단기의 부동작 특성을 실험적으로 조사하고 검토하였다. 실험 결과, 본 연구에 사용한 30[A]용 고감도형 누전 차단기인 모든 시료는 증폭회로의 전원부에 설치된 서지보호장치에 의해 입사되는 차동모드의 뇌임펄스전압에 차단되는 성능을 가지고 있었다. 4종의 시료는 KS C 4613에 정의된 뇌임펄스 부동작시험조건을 만족시키지 못하였으며, 그때의 오동작을 유발한 전압은 약 5∼6.5[kV]로 비교적 높았다. 서지보호장치가 설치된 경우를 모의한 시험조건에서는 3종의 누전차단기가 오동작하였으며, 누전차단기가 오동작을 일으키는 전압도 약 3∼5[kV] 정도로 비교적 낮았다.
본 논문에서는 모바일 디스플레이 디지털 인터페이스용 저전력 고속 수신기 회로를 제안하였다. 새롭게 제안된 저전력 수신기 회로는 바이어스 전류인 싱크 전류와 소스 전류를 공급전압, 공정, 온도 및 공통 모드 입력 전압의 변 동에 대해 둔감하도록 설계되었다. 3.0V${\sim}$3.6V의 전원전압과 -40${\sim}$85$^{\circ}$C의 온도에서 450Mbps 이상의 고속 데이터 수신이 가능하다. 그리고 모의 실험결과 소모전류는500${\mu}$A 이하이다. 테스트 칩은 매그나칩 0.35${\mu}$m CMOS 공정을 이용하여 제작되었으며, 테스터 결과 데이터 수신기 회로와 데이터 복원 회로가 정상적으로 동작하는 것을 확인하였다.
감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.
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[게시일 2004년 10월 1일]
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