• Journal of applied mathematics & informatics
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• 제28권5_6호
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• pp.1379-1393
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• 2010

In this paper, a stage-structured predator prey model (stage structure on prey) with two discrete time delays has been discussed. The two discrete time delays occur due to maturation delay and gestation delay. Linear stability analysis for both non-delay as well as with delays reveals that certain thresholds have to be maintained for coexistence. Numerical simulation shows that the system exhibits Hopf bifurcation, resulting in a stable limit cycle.

• 대한전자공학회논문지TC
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• 제40권10호
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• pp.95-102
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• 2003

광 전송 네트워크의 스위칭 기술에서 자원 충돌 문제를 해결하기 위한 방법으로 버퍼링은 중요한 문제중 하나이다. 본 논문은 가변길이 광 패킷 스위칭에 있어서 Fiber Delay Line(FDL)을 사용한 광 버퍼의 dimensioning과 패킷의 손실률에 대하여 연구하였다. 우선 단단(single-stage) FDL 버퍼에서의 granularity와 버퍼 손실에 대한 관계를 고찰하고 간단한 구조의 다단(multi-stage) FDL 버퍼 구조를 제안하였다. 다단 FDL 버퍼는 구현 기술이나 경제성의 측면에서 현 시점에서는 실용성이 높지 않지만 본 논문에서는 미래에 실용화가 가능할 것이라는 가정 하에 다단 FDL 버퍼 구조들을 제안한다. 제안한 FDL 버퍼 구조에서 각 스테이지에 사용되는 지연 및 패스 라인의 소요량을 시뮬레이션을 통해 고찰하고 그 사용율에 근거하여 multi-stage FDL 버퍼를 dimensioning하였다. 또한 보다 실질적인 구조의 다단(multi-stage) FDL 버퍼를 제안하고 그 적합성을 버퍼 크기와 패킷 손실율의 관계를 통하여 연구하였다.

• 전기전자학회논문지
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• 제3권1호
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• pp.50-56
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• 1999

본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 하는 것이다. 이 기법으로 단위 셀이 750ps의 지연시간을 갖는 지연체인에서 DLL(Delay Locked Loop)을 이용하여 250ps의 지연간격을 갖는 지연 발생회로를 설계하였다. 제안한 회로는 지연체인이 클락 신호 주기의 3배에 록킹이 되도록 하였으며, 1.5um CMOS공정의 모의 실험을 통해 단위지연셀 지연시간의 1/3인 250ps의 지연간격을 발생함을 확인하였다.

• 전자공학회논문지SC
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• 제37권3호
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• pp.44-54
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• 2000

본 논문에서는 표준 메모리 공정에 구현 가능한 주파수 적응성을 갖는 부지연 회로의 설계기법에 대해 제안한다. 제안하는 설계기법은 기본적으로 아날로그 SMD (synchronous mirror delay) 형태의 부지연 회로로서 입력클록의 주기와 구현하고자 하는 부의 지연 시간의 차이에 해당하는 시간을 아날로그 회로의 개념으로 측정하고 다음 번 주기에서 반복한다. 출력클록의 발생과 관련되는 부수적인 지연을 측정단의 앞 단인 지연모델 단에서 상쇄하는 기존의 SMB 기법과는 달리, 반복단에서 상쇄하는 새로운 기법을 통하여 넓은 부지연 범위를 구현하여 특히 고속동작에서의 부지연 특성을 원할하게 한다. 또한 넓은 범위의 주파수 동작범위를 구현하기 위해 해당하는 주파수 범위에서 아날로그 회로가 최적의 동작 조건을 갖추도록 하기 위한 새로운 주파수 감지기 및 최적조건 설정기법을 제안한다. 제안된 회로의 응용으로서 초고속 DRAM인 DDR SDRAM에 적용하는 예를 보였으며, 0.6㎛ n-well double-poly double-metal CMOS 공정을 사용하여 모의실험 함으로써 그 유용성을 입증한다.

• 전기전자학회논문지
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• 제6권1호
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• pp.21-29
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• 2002

본 논문에서는 전부 디지털 회로로 구성된 고 해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여 공급 전압이 3.3V인 $0.35{\mu}m$ CMOS 공정으로 시뮬레이션 되었다. 시뮬레이션 결과 회로의 해상도를 약 10ps로 높일 수 있었으며, 동작 범위는 250MHz에서 800MHz 이다.

• 한국자동차공학회논문집
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• 제18권2호
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• pp.97-103
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• 2010

The four combustion stages in a diesel engine have close correlation among them. Especially, the ignition delay period has significant effect on the following combustion stage. And the period is also one of inevitable combustion processes in the diesel engine. For example, the diesel knocking is a well-known phenomenon due to the long ignition delay period. The interval of the ignition delay period is affected by the mixture formation process in the cylinder. However, in the case of the D.I. diesel engine, the available duration to make the mixture formation of air-fuel is very short. In addition, the means of the mixture formation mainly depends on the injection characteristics and properties of the fuel. It is difficult to make complete mixture. Therefore, an early stage of combustion is violent, which leads to the weakness of noise and vibration. In this study, using the visible engine, we measured the ignition delay period by photo sensor which detect occurrence of flame and presented the factors of the injection characteristics such as kinds of injection system, the injection pressure and the injection timing. The relation between the ignition delay period and cylinder pressure diagram which was concurrently obtained was also estimated.

• Journal of applied mathematics & informatics
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• 제28권1_2호
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• pp.193-207
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• 2010

In this paper, a predator-prey model with stage structure and distributed delay is investigated. Mathematical analyses of the model equation with regard to boundedness of solutions, nature of equilibria, permanence, extinction and stability are performed. By the comparison theorem, a set of easily verifiable sufficient conditions are obtained for the global asymptotic stability of nonnegative equilibria of the model. Taking the product of the per-capita rate of predation and the rate of conversing prey into predator as the bifurcating parameter, we prove that there exists a threshold value beyond which the positive equilibrium bifurcates towards a periodic solution.

• Kyungpook Mathematical Journal
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• 제49권4호
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• pp.605-618
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• 2009

A stage-structured predator-prey system with time delay and Beddington-DeAngelis functional response is considered. By analyzing the corresponding characteristic equation, the local stability of a positive equilibrium is investigated. The existence of Hopf bifurcations is established. Formulae are derived to determine the direction of bifurcations and the stability of bifurcating periodic solutions by using the normal form theory and center manifold theorem. Numerical simulations are carried out to illustrate the theoretical results.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1998년도 전력전자학술대회 논문집
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• pp.85-89
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• 1998

A switching power stage is a very nonlinear system because it has two or more operation modes in one switching cycle. To model a switching power stage, the state space averaging method has been developed. Though it allows a unified treatment of a large variety of switching power stages, the model it yields is always very nonlinear. So, it is required to linearize the averaged model. But it is well known that a controller for a nonlinear plant designed by the linearization frequently fails in showing satisfactory control performance. Hence it is very natural to try to design a nonlinear controller for a switching power stage. In design of a switching power system, nonlinear control approaches such as adaptive control and fuzzy control have been widely studied so far. In this research, a recently developed control method, time delay control is briefly studied and a design example for a ZVS PWM half bridge converter is given. The performance of the time delay controller is compared to its conventional counterpart, PI controller by computer simulations.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1261-1266
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• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.