• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1563-1566
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• 2002

A 16-bit adiabatic datapath for micro-power RISC processor is designed. The datapath is composed of a 3-read and 1-write multi-port adiabatic register file and an arithmetic and logic unit. A four-phase clock generator is also designed to provide supply clocks fer adiabatic circuits and the driving capability control scheme is proposed. All the clock line charge on the capacitive interconnections is recovered to recycle energy. Adiabatic circuits are designed based on efficient charge recovery logic(ECRL) and are implemented using a 0.35 fm CMOS technology. Functional and energy simulation is carried out to show the feasibility of adiabatic datapath. Simulation results show that the power consumption of the adiabatic datapath including supply clock generator is reduced by a factor of 1.4∼1.5 compared to that of the conventional CMOS.

• 전자공학회논문지C
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• 제35C권5호
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• pp.25-32
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• 1998

In this paper, SA (shape adaptive)-DCT is implemented using a datapath with 4 MACs (multiplication & accumulator). DCT is a well-known bottleneck of real-time video compression using MPEG-like schemes. High-speed pipelined MACs presented here implement real-time DCT. A datapath in this paper executes DCT/IDCT algorithms for QCIF 15fps(frame per second), maximum rate of VLBV(very low bitrte video) in MPEG-4. A 32bit accumulator in a MAC prevents distortion caused by fixed-point process. It can be applied to various operations such as ME (motion estimation) and MC(motion compensation) with a absolutor and a halfer.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1117-1120
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• 1998

BIST architecture and circuit design are presented for the self-test of various datapath megacells including embedded SRAM, barrel shifter, adder and multiplier. The BIST architecture is composed of VCO, ROM, comparator and otehr control logic to measure the megacell' performance up to 300MHz. PC interface and control logic are also implemented to perform the manual testing of each megacell with various test patterns. The control logic was designed using VHDL and its circuit is synthesized using Synopsys for $0.6\mu$ 1-poly, 3-matal CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• 전자공학회논문지A
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• 제29A권4호
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• pp.74-82
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• 1992

This paper deals with the scheduling problems, which are the most important subtask in High-level Synthesis. ILP(integer linear programming) formulations are used as a scheduling problem approach.For practical application to digital system design, we have concentrated our attentions on pipelined datapath scheduling. For experiment results, we choose the 5-th order digital wave filter as a benchmark and do the schedule. Finally, we can obtain better and near-optimal scheduling results.

• 대한전자공학회논문지SD
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• 제37권2호
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• pp.55-64
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• 2000

본 논문에서는 트랙 밀도를 최소화할 수 있는 효과적인 데이터패스 배치 알고리즘을 제안한다. 주어진 n개의 데이터패스 element 각각을 한 개의 클러스터라 놓고 이들 클러스터 중 가장 강하게 연결된 두 개를 선택하고 병합하는 과정을 한 개의 클러스터만 남을 때까지 반복한다. 병합될 두 클러스터내의 element들은 이미 각각 선형배열되어 있으므로 병합 시 이 두 선형배열을 연결하면 되며, 최종적으로 남은 클러스터의 선형배열의 처음과 끝을 연결하면 회전선형배열을 만들 수 있다. 이 회전선형배열에서 인접한 두 element 사이를 절단하면 서로 다른 n개의 선형배열을 만들 수 있으며 제안된 알고리즘에서는 이들 중 트랙밀도가 가장 낮은 선형배열을 선택한다. 본 논문에서는 스펙트럴방법을 이용해 d차원에 사상시킨 벡터의 내적이 최대가 되면 대응되는 두 클러스터가 강하게 연결되었음을 보였으며, 이를 이용해 병합될 두 클러스터를 찾는다. 기존 GA/SA/sup ［2］/방법과 비교하여 제안된 방법은 트랙밀도 면에서 유사한 성능을 내지만 수행시간 면에서 상당히 향상되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권4호
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• pp.143-150
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• 2013

2007년 개정 교육과정에서 컴퓨터 교육은 컴퓨터 과학의 원리와 개념을 배울 수 있는 내용을 강화하였다. 따라서 정보 교과서는 빠르게 발전하고 있는 컴퓨터 과학의 최신 흐름을 정확하고 일관되게 반영할 필요가 있다. 하지만 현재 중학교 정보 교과서에 제시된 중앙 처리 장치의 구성 요소에 대한 내용은 교과서마다 차이를 보여 정확성과 일관성이 결여되어 있다. 본 연구는 컴퓨터 구조 및 동작의 역사적, 기술적 접근을 통해 교과서 내용의 오류를 파악하고 개선 방안을 제시하였다. 연구 결과, 현재 컴퓨터 시스템의 중앙처리장치는 데이터패스와 제어 장치로 구성되었다고 기술하는 것이 바람직하다. 데이터패스는 명령어의 수행에 따라 데이터의 연산 또는 데이터를 일시적으로 저장하는 기능을 수행하며 메모리, 레지스터, 연산 장치, 가산기 등으로 구성된다. 제어 장치는 명령어의 수행에 따라 데이터패스, 주기억 장치, 입출력 장치 등의 동작유형을 결정한다. 하지만 어려운 전문 용어의 사용이 인지 발달 수준이 낮은 학습자의 학습을 저해할 수 있기 때문에 본 연구에서는 데이터패스와 제어 장치 대신 '연산부'와 '제어부'라는 표현을 사용할 것을 제안한다.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2973-2979
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• 1998

본 논문은 상위 수준 합성식의 자원 제약 조건하에서 파이프라인 데이타패스 합성을 위한 스케쥴링 알고리즘으로, 제안된 휴리스틱 알고리즘은 자원의 충돌수에 근거한 우선순위 함수를 사용한다. 자원 제약하에서 파이프라인 데이타패스 합성수를 정의하여 스케쥴링 한다. 제안 알고리즘은 실질적인 하드웨어 설계를 위해 체이닝, 멀티사이클링, 구조적 파이프라인이 지원되도록 한다. 제안 알고리즘에 의한 16 포인트 FIR 필터와 5차 엘립틱 웨이브 필터 합성 결과에 의해 다른 시스템들과의 성능을 비교하였으며, 대부분의 경우에 최적의 해를 찾을 수 있었다.

• 전자공학회논문지A
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• 제31A권3호
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• pp.53-67
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• 1994

This paper describes the design of a high-level synthesis system. SODAS-VP. which automatically generates hardwares executing operation sequences in pipelined fashion.Target architecture and clocking schemes to drive pipelined datapath are determined, and the handling of pipeline hazards which degrade the performance of pipeline is considered. Partitioning of an operation into load, operation, and store stages, each of which is executed in partitiones control step, is performend. Pipelinecl hardware is generated by handling pipeline hazards with internal forwarding or delay insertion techniques in partitioning process and resolving resource conflicts among the partitioned control steps with similarity measure as a priority function in module allocation process. Experimental results show that SODAS-VP generates hardwares that execute faster than those generated by HAL and ALPS systems. SODAS-VP brings improvement in execution speed by 17.1% and 7.4% comparing with HAL and ALPS systems for a MCNC benchmark program, 5th order elliptical wave filter,respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.321-324
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• 2002

Nowadays variable delay arithmetic units have been used for implementing a datapath of\ulcorner target system in pursuit of performance improvement. However. adoption of variable delay arithmetic units requires modification of a typical synchronous control units design methodology. There is a representative approach, which is called a monolithic approach. Although its results are good, its proposed methodology may cause critical problems in the aspects of area and performance with the size increase of initial system specifications. In order to solve this problems, a distributed approach is suggested. Experimental results show that the Proposed method can guarantee original performance of an initial system specification with minimized additional area increase.