• IEMEK Journal of Embedded Systems and Applications
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• v.12 no.6
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• pp.377-384
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• 2017

The scope of the matrix application is so broad that it can not be limited. A typical matrix application area in computer science is image processing. Particularly, radar scanning equipment implemented on a small embedded system requires real-time matrix transposition for image processing, and since its memory size is small, a general matrix transposition algorithm can not be applied. In this case, matrix transposition must be done in disk space, such as flash disk, using a limited memory buffer. In this paper, we analyze and improve a recently published flash disk-based matrix transposition algorithm named as asymmetric sub-matrix transposition algorithm. The performance analysis shows that the asymmetric sub-matrix transposition algorithm has lower performance than the conventional sub-matrix transposition algorithm, but the improved asymmetric sub-matrix transposition algorithm is superior to the sub-matrix transposition algorithm in 13 of the 16 experimental data.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.217-219
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• 2003

멀티미디어 응용 프로그램은 방대한 양의 데이터를 실시간으로 고속 처리해야 한다. 적재/저장과 같은 메모리 참조 명령어는 프로세서의 고속 수행에 방해가 되는 주요인이다. 본 논문에서는 메모리 참조 속도를 향상시키기 위해 멀티미디어 데이터의 주소간격이 규칙적으로 참조되는 특성을 활용하여 다음에 참조될 데이터를 미리 캐시로 선인출 함으로써 실행시 캐시 미스율을 줄이고 또한 전체 수행시간을 줄이는 효과적인 방법을 제안한다. 제안한 방법은 캐시 미스율을 줄이는 방법으로서 데이터 선인출 기법을 사용하는데 주소간격을 이동한 기존 연구들에 비해 캐시 미스율에 있어서 평균적으로 27%향상되었다.

• Journal of KIISE:Information Networking
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• v.28 no.1
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• pp.82-92
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• 2001

데이터 방송은 무선 통신 환경에서 많은 사용자들에게 정보를 전달하는데 있어 효과적인 방안으로 주목받고 있다. 데이터 방송 시스템에서의 중요문제 중 하나는 사용자 기다림을 최소화하는 것이다. 사용자 대기시간을 줄이는 데는 두 가지 접근법이 있다. 하나는 대기시간을 최소화하는 방송 스케쥴의설계이고 다른 하나는 사용자 시스템이 지역 메모리를 캐쉬로 이용하여 사용자 요구에 즉각 응답하는 것이다. 이두 가지 접근법은 동시에 적용되어 전체 성능을 보다 좋게 할 수 있다. 효율적인 방송시스템의 설계 및 구현을 위해서는 방송 스케쥴, 캐쉬 크기, 캐슁 정책등 여러 가지 요인을 종합적으로 고려하는 것이 필요하다. 본 놈누에서는 WWW과 같이 정보 항목들간에 구조적 연관 관계가 존재하는 시스템에서 앞서 기술한 여러 가지 요인을 함께 고려하여 방송 시스템의 성능을 분석하였다. 분석적 기법을 이용하여 채택한 방송 스케쥴 캐슁 정책의 조합으로 얻을수 있는 시스템 성능의 하한을 구하였다. 이 결과를 이용하면 여러 가지 시스템 구현 방안간의 성능 비교가 가능하며 이를 통해 효과적인 방송 시스템의 설계 및 구현이 가능할 것이다. 우리는 분석의 타당성 검증을 위해 시뮬레이션을 수행하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.435-438
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• 2003

오늘날 네트워크 보호를 위해 firewall 과 같은 패킷 여과 시스템이 많이 보급되어 있다. 이러한 시스템에서는 해당 패킷의 생사 및 진행방향을 정할 수 있는 Rule 이 다수 존재하며, 각 패킷에 해당하는 Rule 을 검색하는 시간은 전체 네트워크의 응답시간을 지연시킨다. 더불어 해당 네트워크의 병목현상을 일으키는 주범이 될 수 있다. 본 논문에서는 데이터 캐쉬 잠금 방법을 활용한 네트워크 프로세서를 모델로, 캐쉬 잠금을 이용해 패킷 여과 Rule 의 접근 시간을 줄일 수 있는 파라미터를 찾고 수식화하며 Simulation 을 통해 효용성을 검토해 본다.

• Journal of The Institute of Information and Telecommunication Facilities Engineering
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• v.10 no.4
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• pp.115-120
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• 2011

Recently flash memory is widely used in various mobile devices as storage medium. Nonvolatile memory can be divided into two categories: NAND- and NOR-type flash memory. NOR flash memory is mainly used to store instruction codes for operation; while NAND for data storage. However, NAND does show more economical benefits, that is, it is approximately 30~40% cheaper than NOR flash. Therefore it can be useful to improve NAND flash performance by replacing NOR flash with NAND flash combining with various buffer systems.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.445-447
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• 2000

인터넷이 급속도로 발전되면서 트래픽이 폭발적으로 증가하여 현재 라우터에 많은 부담을 주고 있다. 반면 스위칭 기술은 라우팅보다 빠르게 데이터를 전송할 수 있다. 그 결과 라우터 병목 현상을 해결하고자 IP 라우팅에 스위칭 기술을 접목한 레이블 스위칭 네트웍이 출현하게 되었다. 레이블 스위칭 기술 중 데이터 기반 레이블 스위칭에서 매우 중요한 것은 캐쉬 테이블 관리이다. 캐쉬 테이블에는 흐름 분류를 위한 정보와 레이블 스위칭을 위한 정보를 저장하고 있는데 캐쉬테이블 크기는 라우터 자원에 의해 제약을 받으므로 캐쉬 대체 기법이 필요하게 된다. 따라서 효율적인 캐쉬 테이블 관리를 위해 인터넷 트래픽 특성을 고려한 캐쉬 대체 기법에 관한 연구가 필요하다. 본 논문에서는 인터넷 트래픽 특성을 고려해 기본적인 FIFO, LFC, LRU 기법을 실제 인터넷 트래픽을 사용해 성능 평가하고 새로운 가중치 우선순위 LRU 기법을 제안한다. 특히 가중치 우선순위 LRU 기법은 플로우 인앤아웃 현상이 없고 시간이 지나도 새로운 플로우를 적절히 생성해내는 일관성을 지니면서도 스위칭 비용을 줄이는 장점을 가지고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.25-27
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• 2005

이동 통신 기술의 급격한 발전으로, 이동 컴퓨팅 환경에서 데이터 서비스에 대한 수요가 점차 증가하고 있다. 이동 호스트 내에 캐쉬가 존재하면, 통신 대역폭의 절약 및 질의에 대한 빠른 응답을 가져올 수 있지만, 이동 호스트가 서버 데이터와의 캐쉬 일관성(Consistency)을 유지시켜야 한다는 문제가 생기게 된다. 본 논문에서는 기존의 기법들이 가지는 문제점들을 보완하기 위해 데이터의 주기성을 고려한 캐쉬 일관성 유지 기법을 제안한다. 제안한 기법은 데이터를 주기적, 비주기적 데이터로 분류하고 주기적 데이터에 만료시간을 삽입하고, 또한, 무효화 메시지를 저장해서 단절 후에 선별적으로 캐쉬 데이터가 나누어 질 수 있도록 해서, 캐쉬 내의 데이터가 접속 단절 후에 일방적으로 버려지는 것을 막을 수 있도록 한다.

• Journal of the Korea Society for Simulation
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• v.13 no.4
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• pp.55-69
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• 2004

In MANET(Mobile Ad-hoc Network), unlike in wired networks, a path configuration should be in advance of data transmission along a routing path. Frequent movement of mobile nodes, however, makes it difficult to maintain the configured path and requires re-configuration of the path very often. It may also leads to serious problems such as deterioration of QoS in mobile ad-hoc networks. In this paper, we proposed a Reactive Routing Keyword (RRK) routing procedure to solve those problems. Firstly, we noticed it is possible in RRK routing to assign multiple routing paths to the destination node. We applied this feature into active networks and SNMP information based routing by storing unique keywords in cache of mobile nodes corresponding to present and candidate routings in a path configuration procedure. It was shown that the deterioration of QoS which may observed in Dynamic Source Routing(DSR) protocol was greatly mitigated by using the proposed routing technique.

• Proceedings of the Korea Society for Simulation Conference
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• 1998.10a
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• pp.161-165
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• 1998

다중 프로세서 구조로 실시간 분산 처리를 하는 전전자 교환기 시스템은 그 특성상 2개 이상의 프로세서에 동일한 값을 유지하는 중복 데이터의 사용이 필수적이다. 시스템의 자원 정보, 번호 번역 정보, 과금 정보 등이 중복 데이터로 사용된다. 이러한 중복 데이터에 대한 변경은 불일치 상태를 회피하기 위해 그 처리에 많은 비용과 제한이 따른다. 과도한 시그널 전송 및 로그 저장, 재전송 알고리즘은 데이터베이스 시스템의 성능을 저하시키고 때때로 순간적인 마비 상태까지도 유발할 수 있다. 본 논문에서는 기존 일관성 방안의 문제점을 분석하고 단일-버스 다중-프로세서 시스템에서 각각의 캐쉬들간의 일관성 유지를 위한 write-through 캐쉬 일관성 프로토콜을 사용하여 저 비용이며 효율적인 중복 데이터 일관성 유지 방안을 제시한다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.7
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• pp.1015-1024
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• 1990

This paper proposes a program counter unit(PCU) on the pipelined architecture of RISC (Reduced Instruction Set Computer) type high performance processors, PCU is used for supplying instruction addresses to memory units(Instruction Cache) efficiently. A RISC processor's PCU has to compute the instruction address within required intervals continnously. So, using the method of self-generated incrementor, is more efficient than the conventional one's using ALU or private adder. The proposed PCU is designed to have the fast +4(Byte Address) operation incrementor that has no carry propagation delay. Design specifications are taken by analyzing the whole data path operation of target processor's default and exceptional mode instructions. CMOS and wired logic circuit technologic are used in PCU for the fast operation which has small layout area and power dissipation. The schematic capture and logic, timing simulation of proposed PCU are performed on Apollo W/S using Mentor Graphics CAD tooks.