• 한국정보통신학회논문지
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• 제10권2호
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• pp.338-343
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• 2006

본 논문은 저비용 고성능으로 패킷암호 처리를 할 수 있는 VPN 시스템의 구조와 그 설계에 대해서 소개한다. 제안하는 시스템 구조는 보안장비용 다기능 네트워크 프로세서와 전용 암호패킷 처리 칩의 2개의 컴페니언 칩들로 구성되어 있으며, 즉각적인 활용을 위해 필요한 운영체제의 구축 및 디바이스 드라이버, 컴파일러와 이를 기반으로 한 IPSec VPN의 핵심 엔진에 대해 구축한 방안이 언급된다. 특히, 계산력을 많이 필요로 하는 블록 암호 알고리즘인 3DES, AES, SEED는 별도의 칩으로 구현되어 범용성이 뛰어난 것이 특징이며, 이 칩의 성능 평가 결과를 소개한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.852-855
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• 2005

본 논문에서는 SSL과 VPN에 적합하도록 개발된 암호 프로세서의 설계에 대해서 소개한다. 제작한 침은 국내 표준 블록 알고리즘인 SEED를 포함하여 3DES, AES 등의 블록 암호 알고리즘을 지원하며, 163비트 타원곡선 공개키 알고리즘을 지원하고 있다. 또한 암호 연산이 고속으로 이루어질 수 있도록 PCI Master 방식의 인터페이스를 탑재하고 있다.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2333-2340
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• 2016

128/192/256-비트의 3가지 마스터키 길이와 ECB, CTR 운영모드를 지원하는 LEA (Lightweight Encryption Algorithm) 암호/복호 프로세서를 설계하였다. 라운드 블록을 16단 파이프라인 구조와 128 비트 데이터패스로 구현하여 고속 암호/복호 처리가 이루어지도록 하였다. 마스터키 길이에 따라 12/14/16 파이프라인 스테이지를 거쳐 암호/복호화가 이루어지며, 각 파이프라인 스테이지에서는 라운드 변환이 2회 반복 수행된다. 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 키 스케줄러에서 생성되는 라운드키는 32개의 라운드키 레지스터에 저장되어 마스터키가 갱신될 때까지 반복적으로 사용된다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, Xilinx ISE를 이용한 합성 결과로 최대 동작 주파수 130 MHz에서 8.3 Gbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.674-677
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• 2002

This paper describes the design of elliptic curve crypto (ECC) coprocessor over binary fields for ECC protocols. Our ECC processor provides the elliptic curve operations for Diffie-Hellman, EC Elgamal and ECDSA protocols. The ECC we have implemented is defined over the fieTd GF(2$\^$163/),which is a SEC-2 recommendation［6］.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.349-352
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• 2002

In this Paper, we introduced 32 bit SOC implementation for multi-application Smart Card and described the methodology for reducing power consumption. It consists of ARMTTDMI micro-processor, 192 KBytes EEPROM, 16 KB SRAM, crypto processors and card reader interface based on AMBA bus system. We used Synopsys Power Compiler to estimate and optimize power consumption. Experimental results show that we can reduce Power consumption up to 62 % without increasing the chip area.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.345-348
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• 2002

This paper presents new fast scalar multiplier of elliptic curve cryptosystem that is regarded as next generation public-key crypto processor. For fast operation of scalar multiplication a finite field multiplier is designed with LFSR type of bit serial structure and a finite field inversion operator uses extended binary euclidean algorithm for reducing one multiplying operation on point operation. Also the use of the window non-adjacent form (WNAF) method can reduce addition operation of each other different points.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.228-231
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• 2001

인터넷의 활용이 급속하게 증가하여 인터넷에서의 정보보호에 대한 필요성이 대두되면서 표준화된 인터넷 정보보호 프로토콜인 IPsec이 등장하게 되었다. 이러한 IPsec은 현재 여러 가지 플랫폼에서 구현되고 있으며, 이러한 구현은 일반적으로 IP 계층에 통합하는 방법, BITS, BITW 중 하나의 방법론을 선택하고 있다. BITW는 outboard crypto processor를 사용하여 물리적인 인터페이스 카드 내에 IPsec을 구현하는 방법으로 효율성이 문제가 되므로 본 논문에서는 IP 계층에 통합하는 방법과 BITS 방법을 중심으로 장단점을 분석한다. 이에 본 논문은 리눅스 커널 상에서 IPsec을 구현하기 위해 리눅스 커널 모듈을 분석하고 가장 효율적이라 생각되는 IP 계층에 통합된 IPsec을 구현하는 방법을 제안한다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2517-2524
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• 2012

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.351-358
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• 2016

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.