• 대한전자공학회논문지TC
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• 제47권10호
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• pp.74-79
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• 2010

본 논문에서는 70 nm mHEMT MMIC 기술을 이용한 고이득 W-band 증폭기를 제시한다. W-band에서 고이득 특성을 얻기 위하여 공통 소스 FET의 소스 피드백 라인의 길이를 조절하면 설계 주파수에서 이득이 최대가 되도록 하였다. 이 라인의 길이를 조절하여 94 GHz에서 MAG를 0.8 dB 향상 시킬 수 있음을 시뮬레이션에서 확인하였다. 뿐만 아니라, 이 소스 피드백 라인은 FET의 입력 임피던스도 변화시켜 입력 정합을 용이하게 한다. 이 현상을 이용하여 공통 소스 FET 4단으로 이루어진 w-band 증폭기를 CPW로 설계하였다. 제작된 W-band 증폭기는 측정 결과 70~103 GHz에서 22.0 dB 이상의 아주 우수한 이득 특성을 보였다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.41-46
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• 2007

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2001년도 춘계학술대회 발표논문집
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• pp.135-138
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• 2001

본 논문에서는 교류 전원인 220V 전원을 간단한 다이오드 및 커패시터만으로 정류한 후 BLDC 모터를 구동할 수 있는 드라이버를 개발하였다. 구동단은 저렴한 전력용 트랜지스터와 FET를 사용함으로써 비용을 줄일 수 있게 하였으며, 실험 결과 잘 동작함을 확인하였다.

• Journal of electromagnetic engineering and science
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• 제14권2호
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• pp.68-73
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• 2014

A linear stacked field-effect transistor (FET) power amplifier (PA) is implemented using a $0.18-{\mu}m$ silicon-on-insulator CMOS process for W-CDMA handset applications. Phase distortion by the nonlinear gate-source capacitance ($C_{gs}$) of the common-source transistor, which is one of the major nonlinear sources for intermodulation distortion, is compensated by employing a PMOS linearizer with improved AM-PM. The linearizer is used at the gate of the driver-stage instead of main-stage transistor, thereby avoiding excessive capacitance loading while compensating the AM-PM distortions of both stages. The fabricated 836.5 MHz linear PA module shows an adjacent channel leakage ratio better than -40 dBc up to the rated linear output power of 27.1 dBm, and power-added efficiency of 45.6% at 27.1 dBm without digital pre-distortion.

• 한국전자파학회논문지
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• 제15권2호
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• pp.140-144
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• 2004

직렬 공진형 공통 소스 접지 트랜지스터 쌍은 선택형 이중 밴드 LNA에 가장 널리 사용되는 구조이다. 본 논문은 이러한 선택형 이중밴드 저잡음 증폭기를 동시에 서로 다른 주파수에서 구동하였을 때 나타나는 잡음지수의 악화 정도를 해석하고, 0.18$\mu\textrm{m}$ CMOS 공정으로 구현한 LNA의 실험 결과와 비교한다. 아울러, 잡음 해석을 통해 다른 밴드 LNA로부터 발생하는 트랜지스터의 채널 잡음과 전원 잡음의 기여도를 분석하고, 동시형 LNA로 사용하였을 때 잡음을 최소화하기 위한 정합구조를 제안한다.

• 전자공학회논문지
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• 제52권10호
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• pp.33-46
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• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.261-264
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• 2005

This paper presents the design of a down-conversion mixer with built-in active balun integrated in a $0.25\;{\mu}m$ pHEMT process. The active balun consists of series-connected common-gate FET and common-source FET. The designed balun achieved broadband characteristics by optimizing gate-width and bias condition for the reduction in parasitic effect. From DC to more than 6GHz, the active balun shows the phase error of less than 3 degree and the gain error of less than 0.4 dB. A single-balanced down-conversion mixer with built-in broadband active balun has been designed with optimum width, load resistor and bias for conversion gain and without any matching component for broadband operating. The designed mixer whose size of including on-chip bias circuit is $1\;mm{\times}1\;mm$ shows the conversion gain of better than 7 dB from 2 GHz to 6 GHz and $P_{1dB}$ of -10 dBm at 5.8 GHz

• 한국전자파학회논문지
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• 제24권3호
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• pp.278-285
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• 2013

본 논문에서는 상용 65 n CMOS 공정을 이용하여 100~110 GHz에서 동작하는 저잡음 증폭기와 커플러를 구현하였다. 제작된 LNA는 3단 공통 소스 FET로 구성되었다. 단위 공통 소스 셀의 높은 이득 특성을 얻기 위해 이를 고려한 레이아웃을 하였다. 또한, 저잡음 특성과 충분한 이득을 얻기 위해 성능을 최적화시켰다. 커플러는 CMOS 공정의 multimetal을 이용한 broadside 커플러로 구성하였다. Density rule을 만족시키기 위한 metal strip을 사용해 이에 의한 영향을 고려해 커플러 동작이 가능하도록 설계하였다. 제작된 저잡음 증폭기의 측정 결과, 100 GHz에서 5.64 dB, 110 GHz에서 6.39 dB의 이득과 10 % 이상의 3-dB 대역폭, 11.66 dB의 잡음 지수를 얻었다. 커플러는 100~110 GHz 대역에서 2~3 dB의 삽입 손실, 1 dB 이하의 magnitude mismatch와 $5^{\circ}$ 이하의 phase mismatch를 얻었다.

• 한국통신학회논문지
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• 제29권6A호
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• pp.697-704
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• 2004

본 논문에서 0.5$\mu\textrm{m}$ GaAs MESFET을 이용하여 5GHz대 무선랜에 사용 가능한 MMIC 가변이득 저잡음 증폭기를 설계 및 제작하였다. 이득과 잡음성능이 우수한 증가형 GaAs MESFET과 선형성이 좋은 공핍형 MESFET 조합의 캐스코드 구조로 저잡음 증폭기를 설계하기 위하여 Turlington의 점근선법을 이용하여 MESFET의 비선형 전류 전압특성에 대한 거동 모델 방정식을 도출하였다. 이로부터 캐스코드 증폭기의 공통 소오스 FET는 4${\times}$50$\mu\textrm{m}$ 크기의 증가형 MESFET으로 공통 게이트 FET는 2${\times}$50$\mu\textrm{m}$ 크기의 공핍형 MESFET으로 설계하였다. 제작된 가변이득 저잡음 증폭기의 잡음지수는 4.9GHz에서 2.4dB, 가변 이득범위는 17dB이상, IIP3는 -4.8dBm이며, 12.8mW의 전력을 소비하였다.

• 전자공학회논문지D
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• 제34D권10호
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• pp.14-23
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• 1997

An MMIC downconverting mixer for cellular phone application has been successfully developed using an MMIC process including $1 \mu\textrm{m}$ ion implanted gaAs MESFET and passive lumped elements consisting of spiral inductor, $Si_3N_4$ MIM capacitor and NiCr resistor. The configuration of the mixer presented in this paper is single-ended dual-gate FET mixer with common-source self-bias circuits for single power supply operation. The dimension of the fabricated circuit is $1.4 mm \times 1.03 mm $ including all input matching circuits and a mixing circuit. The conversion gian and noise figure of the mixer at LO powr of 0 dBm are 5.5dB and 19dB, respectively. The two-tone IM3 characteristics are also measured, showing -60dBc at RF power of -30dBm. Allisolations between each port show better than 20dB.