• 전자공학회논문지C
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• 제36C권2호
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• pp.1-13
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• 1999

디지털 신호처리용 응용 프로그램의 복잡도가 증가햐면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.

• 전자공학회논문지
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• 제50권7호
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• pp.140-148
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• 2013

본 논문은 100 Gb/s급 광통신 시스템을 위한 반복적인 Bose-Chaudhuri-Hocquenghem (BCH) 부호와 고성능 복호기 구조를 보여준다. 제안된 구조는 고속 데이터 처리율뿐만 아니라 뛰어난 오류정정능력을 보여준다. 제안된 6회 반복 i-BCH 복호기는 메모리 기반의 인터리브 기술을 이용하였으며 6번의 반복 복호시 $10^{-15}$ post-FEC Bit Error Rate(BER) 기준 9.34 dB의 강력한 Net Coding Gain(NCG) 성능을 제공한다. 제안된 고성능 i-BCH 복호기의 구조는 90-nm CMOS 공정을 사용하여 합성한 후 수행한 성능 분석 결과 430 MHz의 동작 속도와 100 Gb/s의 데이터 처리율을 갖는다. 따라서 100 Gb/s급 광통신시스템을 위한 차세대 순방향 오류정정 구조에 적용할 수 있다.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.171-180
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• 2002

효과적이고 정확한 데이터 흐름 문제 분석은 흐름그래프와 지배자 트리 그리고 DJ 그래프를 사용한다. 데이터 흐름 문제 해결은 흐름 그래프를 안전하게 지배자 트리로 감축하는 것이다. 흐름 그래프는 파스 트리를 대신하고, DJ 그래프는 감축 가능하거나 감축이 불가능한 흐름 그래프를 지배자 트리로 정확하게 감축하는데 이용된다. 본 연구에서는 Tarjan의 경로 압축 알고리즘을 이용하기 위하여 Top 노드 찾기 알고리즘을 제시하고 기존의 지연감축 알고리즘을 경로압축을 이용하여 개선한다. 경로압축을 이용한 지연감축 알고리즘은 DJ 그래프를 지연 감축하면서 노드를 끌어올려 지배자 트리의 경로를 압축시킨다. 실제로 제안된 알고리즘은 22% 정도 노드들을 끌어올렸고, 20% 정도 경로를 압축시켰다. 압축된 지배자 트리는 효과적인 데이터 흐름 분석을 가능하게 하고, 코드 최적화 과정의 노드 끌어올리기 효과를 가져와 코드 최적화 과정의 복잡도를 개선하는 효과를 가져온다.

• 대한전자공학회논문지TC
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• 제37권1호
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• pp.1-11
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• 2000

본 논문에서는 다중 반송파 부호 분할 다원 접속 (multi-carrier-code division multiple access; MC-CDMA) 시스템 내의 고출력 증폭기에 의해 발생하는 비선형 왜곡의 보상을 위한 전치왜곡기를 제안한다. 제안된 방법은 contraction mapping 정리와 이에 따른 고정점 반복에 기반하고 있다. 우리가 이미 다른 논문에서 제안하였던 고정점 반복 기반의 전치왜곡기가 복소수 변조 신호 자체에 적용되는 것에 반해, 여기서 제안하는 전치왜곡기는 변조 신호의 진폭에 고정점 반복을 적용하여 실수 연산을 수행하므로써 계산량을 감소시킨다. 송신기에서 traveling wave tube amplifier를 고출력 증폭기로 사용하고, BPSK 변조와 64개의 부반송파를 이용하는 동기식 MC-CDMA 기저대역 시스템에 대한 컴퓨터 시뮬레이션 결과, 제안된 전치왜곡기를 사용하는 경우 그렇지 않은 경우에 비해 비트오율 및 total degradation의 측면에서 월등한 성능 향상이 가능함을 알 수 있었다. 또한, 작은 output back-off 레벨에 대해 제안된 전치왜곡기는 복소수 연산을 수행하는 기존의 공점점 반복 기반의 전치왜곡기보다 우수한 성능을 보임을 역시 확인하였다.

• 전자공학회논문지
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• 제53권4호
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• pp.48-58
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• 2016

본 논문은 GF(64) (160,80) 정규 (2,4) 비이진 LDPC 코드 복호기를 위한 높은 처리량의 병렬 아키텍처를 제안한다. 복호기의 복잡도를 낮추기 위해 체크 노드와 변수 노드의 차수가 작은 코드를 사용하며 뛰어난 에러 정정 성능을 위해 높은 위수의 유한체에서 정의된 코드를 사용한다. 본 논문은 Fully-parallel 아키텍처를 설계하고 체크 노드와 변수 노드를 interleaving하여 복호기의 데이터 처리량을 향상시켰다. 또한 체크 노드의 초기화 지연을 단축시킬 수 있는 조기 분류 기법을 제안하여 데이터 처리량을 추가로 향상시켰다. 제안된 복호기는 1 iteration에 37사이클이 소요되며 625MHz 동작주파수에서 1402Mbps의 데이터 처리량을 갖는다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권7호
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• pp.523-530
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• 2009

최근 내장형 시스템이 점점 많은 분야에 사용되며, 시스템에 특화된 운영체제 커널에 대한 필요성이 커지고 있다. 하지만, 커널 개발은 코드의 복잡성 등의 이유로 말미암아 테스팅에 큰 비용이 소요됨에도 불구하고, 높은 신뢰성을 달성하기가 어려운 실정이다. 이러한 커널 개발 및 테스팅의 어려움을 극복하기 위해, 운영체제 커널의 동시성 오류 검출을 지원하는 모델 기반의 커널 테스팅 (MOKERT) 프레임워크를 제안한다. MOKERT 프레임워크는 주어진 C 프로그램을 Promela 정형 명세 모델로 변환하고 나서 Spin 모델검증기를 사용하여 검증하고, 검증반례가 생성된 경우, 이 검증반례를 실제 커널 코드에서 실행을 시켜서 진위를 확인한다. 본 연구에서는 MOKERT 프레임워크를 리눅스 proc파일시스템에 적용하여, ChangeLog에 보고된 오류가 실제로 자원경쟁문제를 일으킴을 확인하였을 뿐만 아니라, 커널 패닉을 일으키는 새로운 오류도 발견하였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제22권12호
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• pp.632-645
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• 2016

엔터프라이즈 환경의 시스템은 다양한 시스템을 활용하여 업무를 처리하고, 인터페이스 시스템을 이용하여 메시지를 교환한다. 인터페이스 통신 기반의 환경에서는 업무 복잡도가 증가할수록 많은 시스템과 인터페이스 시스템이 연계한다. 시스템 연계도가 증가할수록 개발 투입 인력이 증가하며, 이에따라, 정보 불일치 발생, 표준 미 준수 등 다양한 개발위험이 발생한다. 본 제안은 이러한 문제를 해결하기 위해 메시지 기반의 인터페이스 시스템의 정보를 집중, 관리하는 시스템을 제안한다. 시스템을 통해 인터페이스 시스템의 정보 통합 관리, 메시지 정보 배포, 표준 코드를 생성, 위험 관리 및 회피 방법을 제안한다. 제안된 시스템을 통해 개발환경의 정보 불일치 방지, 위험의 분석 및 회피, 자동 정보 배포 및 코드 생성이 가능하며, 궁극적으로 개발환경의 효율성 및 위험을 회피 할 수 있다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.496-502
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• 2006

최근에 CAD 툴의 비약적인 발전으로 인하여 대부분의 디지털 회로들은 VHDL 언어를 사용하여 설계된다. 그리고 IC 공정기술의 발달에 따라 하나의 칩에 많은 회로를 포함할 수 있으므로 VHDL 코드의 크기가 방대해져 이에 대한 검증(verification)은 칩 설계에 있어서 어렵고, 많은 시간을 소모하는 과정이 되고 있다. 본 연구에서는 SoC용 IP 사이에서 발생할 수 있는 자원충돌과 프로토콜의 오류를 검증하는 새로운 방법을 제시한다. VHDL 모델의 블록 또는 SoC용 IP 사이에서 발생할 수 있는 상위레벨 고장을 정의하고 분류하고, 하위 레벨 검증(low-level code verification)에 사용되는 검출률 측정 법을 사용하여 IP사이에서 발생하는 데이터 충돌과 프로토콜 또는 알고리즘의 오류를 검증하는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.229-232
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• 2012

본 논문에서는 Improved Normalized Min-Sum(INMS) 복호 알고리듬을 적용한 LDPC 복호기의 복호성능 및 복호 수렴속도를 고정소수점 Matlab 모델링과 시뮬레이션을 통해 분석한 후, Verilog-HDL로 하드웨어를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)을 지원한다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(Decoding Function Unit)를 적용하여 면적을 최소화하였다. 기존의 DFU에 적용된 min-sum 복호 알고리듬 보다 복호성능이 좋은 INMS 복호 알고리듬을 적용함으로써 LLR 비트 수를 1-비트 감소시켜 하드웨어를 최적화시켰다.

• 한국통신학회논문지
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• 제26권12B호
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• pp.1677-1685
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• 2001

본 논문에서 역방향 DS-CDMA(Direct Sequence-Code Division Multiple Access)에서 요구하는 QoS(Quality of Services)를 보장하기 위한 호 수락 제어를 제안한다 물리적 채널수에 의한 방법과 MODEM (modulator/ demodulator)부분으로부터 수신된 신호의 품질에 기반한 방법이 이미 연구되어졌다. 다른 방법으로, BTS(Base Transceiver Station)에서 수신된 파워 레벨을 사용한 방법과 사용자들의 위치를 통계적으로 분석한 방법으로 그 기준을 정하기도 한다. 이러한 방법들은 시스템의 과부하를 가져올 뿐만 아니라 시간 지연 또는 실제 환경에 적용하는데 큰 어려움이 있다. 이러한 문제를 풀기 위해, 실시간으로 BTS부분의 LNA(Low Noise Amplifier)에서 측정한 값을 기반으로 호 수락 제어를 목적으로 호 절단 추정을 제안한다. 본 논문에서 이러한 방법의 제안은 실시간에서 제공하는 서비스의 품질을 추정하고, 시스템의 부하를 줄이며, 짧은 시간지연을 가질 수 있다. 그러나 BTS에서 호 절단 률을 측정하고 수신 신호의 전력을 측정하기 위해 BTS에서 하드웨어 복잡성이 더해진다.