• ETRI Journal
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• 제21권3호
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• pp.1-5
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• 1999

A clock and data recovery circuit with a phase-locked loop for 10 Gb/s optical transmission system was realized in a hybrid IC form. The quadri-correlation architecture is used for frequency-and phase-locked loop. A NRZ-to-PRZ converter and a 360 degree analogue phase shifter are included in the circuit. The jitter characteristics satisfy the recommendations of ITU-T. The capture range of 150 MHz and input voltage sensitivity of 100 mVp-p were showed. The temperature compensation characteristics were tested for the operating temperature from -10 to $60^{\circ}C$ and showed no increase of error. This circuit was adopted for the 10 Gb/s transmission system through a normal single-mode fiber with the length of 400 km and operated successfully.

• International Journal of Aeronautical and Space Sciences
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• 제17권1호
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• pp.73-79
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• 2016

The characteristics of the SBAS satellite orbit and clock corrections are highly affected by the narrow network size in the Korean peninsula, which is expected to have an important role in the future dual frequency SBAS. The correlation between satellite corrections can be analyzed in terms of the spatial decorrelation effect which should be analyzed to keep the service area as wide as possible. In this paper, the characteristics of satellite error corrections for the potential Korean dual frequency SBAS were analyzed, and an optimal filter design approach is proposed to maximize the service area.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.168-176
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• 2015

Due to the reduction in device feature size, transient faults (soft errors) in logic circuits induced by radiations increase dramatically. Many researches have been done in modeling and analyzing the susceptibility of sequential circuit elements caused by soft errors. However, to the best knowledge of the authors, there is no work which has well considerated the feedback characteristics and the multiple clock cycles of sequential circuits. In this paper, we present a new method for evaluating the susceptibility of sequential circuit elements to soft errors. The proposed method uses four Error Propagation Probability Matrixs (EPPMs) to represent the error propagation probability of logic gates and flip-flops in current clock cycle. Based on the predefined matrix union operations, the susceptibility of circuit elements in multiple clock cycles can be evaluated. Experimental results on ISCAS'89 benchmark circuits show that our method is more accurate and efficient than previous methods.

• 정보과학회 논문지
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• 제42권9호
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• pp.1071-1077
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• 2015

본 논문은 PCM을 가상메모리 스왑 장치로 사용하는 시스템을 위한 새로운 페이지 교체 기법을 제안한다. 제안하는 기법은 메모리 내의 각 페이지에 대한 수정 정도를 고려해서 교체 대상 페이지를 선정하며 이를 통해 PCM에 발생시키는 쓰기량을 줄인다. 즉, 제안하는 기법은 페이지의 수정 정도를 서브페이지 단위로 관리하고 최근에 사용되지 않은 페이지 중 수정된 서브페이지의 수가 최소인 페이지를 교체한다. 트레이스를 이용한 재현 실험을 통해 제안한 기법이 기존 CLOCK 알고리즘 대비 평균 22.9% 최대 73.7%의 PCM 쓰기량을 절감함을 확인하였다. 또한 PCM의 수명과 에너지 소모율을 각각 평균 49.0%와 3.0% 개선함을 보였다.

• 전기전자학회논문지
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• 제13권2호
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• pp.118-125
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• 2009

통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서, 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭/데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다. 본 논문에서는 0.18um CMOS 공정을 이용하여 10Gbps CDR 회로를 설계하였다. 전력소모와 회로의 복잡도를 줄이기 위해 quarter-rate bang-bang 유형의 위상 검출기를 사용하였으며, 지터 특성 향상을 위해 LC 유형의 4단 VCO를 사용하였다. 모의실험 결과, 설계된 CDR 회로는 1.8V 전원전압에서 80mW의 전력을 소모하며, 2.2ps,pp의 클럭 지터 특성을 보인다. 패드를 제외한 칩 레이아웃 면적은 1.26mm$\times$1.05mm이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.146-153
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• 2008

High speed serial link에 적합한 clock multiphase generator용 integrated phase-locked loop (PLL)을 설계하였다. 설계된 PLL은 programmable current mirror를 사용하여 동작 범위 안에서 동일한 loop bandwidth와 damping factor를 가진다. 또한 설계한 PLL 회로 netlists를 가지고 HSPICE 시뮬레이션을 통해 close-loop transfer function과 VCO의 phase noise transfer function을 구하였다. Board 위 칩의 자체 임피던스는 decoupling capacitor의 크기와 위치에 따라 계산된다. 세부적으로, close-loop transfer function에서 gain의 최대값과 VCO noise transfer function에서 gain의 최대값 사이의 주파수범위에서 decoupling capacitor의 크기와 위치에 따른 보드 위 칩의 자체 임피던스를 구하였다. 이를 바탕으로 보드에서의 decoupling capacitor의 크기와 위치가 PLL의 jitter에 어떠한 영향을 미치는지 분석하였다. 설계된 PLL은 1.8V의 동작 전압에서 400MHz에서 2GH의 wide operation range를 가지며 $0.18-{\mu}m$ EMOS공정으로 설계하였다. Reference clock은 100MHz이며 전체 PLL power consumption은 1.2GHz에서 17.28 mW이다.

• 한국정보과학회논문지:시스템및이론
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• 제36권6호
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• pp.543-556
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• 2009

최근 NAND 플래시메모리를 모바일시스템의 파일저장용 뿐 아니라 가상메모리의 스왑장치용으로 사용하려는 시도가 늘고 있다. 가상메모리의 페이지 참조는 시간지역성이 지배적이어서 LRU 및 이를 근사시킨 CLOCK 알고리즘이 널리 사용된다. 한편, NAND 플래시메모리는 읽기 연산에 비해 쓰기 연산의 비용이 높아 이를 고려한 페이지 교체 알고리즘이 필요하다. 본 논문에서는 가살메모리의 읽기/쓰기 참조 패턴을 독립적으로 분석하여 시간지역성이 강한 읽기 참조와 달리 쓰기 참조의 경우 시간지역성의 순위 역전 현상이 발생함을 발견하였다. 이에 근거하여 본 논문은 쓰기의 재참조 성향 예측을 위해 시간지역성뿐 아니라 쓰기 연산의 빈도를 함께 고려하는 페이지 교체 알고리즘을 제안한다. 새로운 알고리즘은 연산별 I/O 비용을 고려해서 메모리 공간을 읽기 연산과 쓰기 연산에 독립적으로 할당하고 참조 패턴의 변화에 적응해 할당 공간을 동적으로 변화시킨다. 알고리즘의 시간 오버헤드가 매우 적어 가상메모리 시스템에서 사용될 최적의 조건을 갖추고 있으며 파라미터 설정이 필요 없음에도 CLOCK, CAR, CFLRU 알고리즘에 비해 20-66% 정도의 I/O 성능을 향상시킴을 보였다.

• 한국통신학회논문지
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• 제39C권3호
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• pp.264-274
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• 2014

수중음향 네트워크를 이용한 다양한 수중 어플리케이션에서 노드들은 서로 통신을 통하여 협업 또는 자율 독립적으로 동작하기 때문에 노드들 간 시간 동기화 문제는 중요한 이슈가 되고 있다. 또한, 수중 음향네트워크에서는 육상 네트워크에서와 달리 GPS 사용불가, 긴 전파지연, 해류에 의한 노드의 이동, 제한적 전력소비, 낮은 전송속도 등의 고유의 제약 사항이 있어 수중 노드들의 시간 동기화를 위해서는 이러한 제약 들이 반드시 고려된다. 본 논문에서는 수중음향 네트워크를 위해 보다 효율적인 시간 동기화 프로토콜 개발을 위해, 현재까지 개발되었던 수중 동기화 프로토콜의 특징을 비교 분석하여 현재 (state-of-the-art) 수중 음향 네트워크 동기화 연구 동향의 흐름을 정리한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.