• 제목/요약/키워드: channel amplifier

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회전체 진동 데이터 획득을 위한 효율적인 FPGA 로직 설계 (Efficient FPGA Logic Design for Rotatory Vibration Data Acquisition)

  • 이정석;유등열
    • 전자공학회논문지 IE
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    • 제47권4호
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    • pp.18-27
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    • 2010
  • 본 논문은 회전체의 진동 데이터를 효율적으로 획득하기 위해 데이터 획득 시스템을 설계하였다. 데이터획득 장치는 필터와 증폭기로 구성한 아날로그 로직과 ADC와 DSP, FPGA, FIFO 메모리를 갖고 있는 디지털로직으로 구성하였다. 센서로부터 회전체의 진동신호는 아날로그 로직을 통과하여 FPGA에 의해 제어되고, 그 신호는 ADC를 통해 변환되고 FIFO 메모리에 저장하였다. 디지털 선호 처리는 FPGA 제어어의해서 FIFO 메모리에 들어온 데이터를 이용하여 DPS에서 신호처리를 수행할 수 있도록 구성하였다. 회전체 진동을 진단 및 분석하기 위한 진동 요소는 데이터 선호로서 실수 변환, Peak to Peak, 평균 값 산출, GAP, 디지털 필터, FFT 둥을 DSP에서 처리하고 설정된 이벤트를 추적하며, 그 결과 값을 도출하여 조기 경보 구축하였다 묘든 신호처리 과정 및 이벤트 추적은 여러 분석 단계 의해서 처리 시간이 소요되며, 특정 이벤트에 따라 처리 소요 시간에도 변동이 발생한다. 데이터 획득 및 처리는 연속적으로 실시간 분석을 수행해야 하지만, DSP에서는 입력된 신호를 처리하는 동안에 입력된 이후의 데이터에서 다음 입력처리 시간동안 획득한 데이터는 처리 될 수 없고, 특히 다수의 채널에서는 더 많은 데이터 손실이 일어날 수 있다. 따라서 본 논문에서는 데이터 손실이 적고 빠른 처리를 위하여 DPS와 FPGA을 효과적인 사용하였고, 이러한 여러 분석 단계 신호처리에서 발생되는 시간을 최소한으로 줄일 수 있는 방법으로 DSP에서 처리되는 신호단계 중 일부를 FPGA에서 처리할 수 있도록 설계 하였고 그리고 단일의 신호 처리에 의해 수행되는 분석 단계를 병렬 처리로 데이터를 실시간으로 처리하였다. 그 결과로 DSP 만으로 구성된 신호처리 보다 DSP와 FPGA로 구성된 시스템이 훨씬 빠르고 안정된 신호 처리 방법을 제시하였다.

원전 증기발생기 와전류검사 장치의 전기적 특성 측정 (Electrical Characteristics Measurement of Eddy Current Testing Instrument for Steam Generator in NPP)

  • 이희종;조찬희;유현주;문균영;이태훈
    • 비파괴검사학회지
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    • 제33권5호
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    • pp.465-471
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    • 2013
  • 원전 증기발생기는 원자로 냉각재 계통에서 발생한 열에너지를 터빈 계통의 주급수에 전달하여 터빈을 회전시키기 위한 증기를 생산하는 일종의 열교환기이다. 증기발생기 전열관의 손상은 증기발생기의 구조적 및 누설 건전성 유지 능력을 저해시키기 때문에 주기적으로 와전류검사를 수행하여 전열관의 건전성을 평가한다. 증기발생기 전열관의 건전성 평가는 보통 원자로 연료 재장전 기간 중에 수행된다. 현재 국내 증기발생기 전열관에 적용되는 와전류검사는 KEPIC 및 ASME 코드 요건에 따라 수행되며, 와전류검사 수행에 필요한 검사 시스템은 와전류검사 장치와 수집된 신호를 평가하기 위한 평가 프로그램으로 구성된다. 검사에 적용되는 와전류검사 시스템을 구성하는 핵심기기인 와전류검사 장치는 ASME 및 KEPIC 코드에서 총 고조파 왜곡율, 입출력 임피던스, 증폭기 직선성 및 안정성, 위상 직선성, 대역폭 및 복조필터 응답, 디지털 변환, 채널 간섭 등과 같은 전기적 특성을 측정하도록 규정하고 있다. 이에 따라 본 논문에서는 국내 최초로 개발한 원전 증기발생기 와전류검사 장치의 전기적 특성 측정을 위한 ASME 및 KEPIC 코드 요건을 설명하고, 이 요건에 따른 증기발생기 와전류검사 장치의 전기적 특성의 측정 결과를 제시하였다.

Band-III T-DMB/DAB 모바일 TV용 저전력 CMOS RF 튜너 칩 설계 (Design of a Fully Integrated Low Power CMOS RF Tuner Chip for Band-III T-DMB/DAB Mobile TV Applications)

  • 김성도;오승엽
    • 한국전자파학회논문지
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    • 제21권4호
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    • pp.443-451
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    • 2010
  • 본 논문에서는 Band-III 지상파 디지털 멀티미디어 방송 수신용 저전력 CMOS RF 튜너 칩에 대해 기술한다. 제안된 RF 튜너 칩은 저전력의 소형 휴대단말기 개발에 적합한 Low-IF 수신 구조로 설계되었으며, 174~240 MHz의 RF 방송 신호를 수신하여 1.536 MHz 대역폭의 2.048 MHz IF 신호를 출력한다. RF 튜너 칩은 저잡음 증폭기, 이미지 신호 제거 믹스, 채널 필터, LC-VCO, PLL과 Band-gap 기준 전압 생성기 등의 모든 수신부 기능 블록들을 포함하고 있으며, 0.18 um RF CMOS 기술을 이용하여 단일 칩으로 제작되었다. 또한 전력 소모를 줄이기 위한 4단계 이득 가변이 가능한 저잡음 증폭기를 제안하였으며, Schmoock's 선형화 기법과 Current bleeding 회로 등을 이용하여 수신 성능을 개선하였다. 제작된 RF 튜너 칩의 이득 제어 범위는 -25~+88 dB, 잡음 특성(NF)은 Band-III 전체 대역에서 약 4.02~5.13 dB, 선형 특성(IIP3)은 약 +2.3 dBm 그리고 이미지 신호 제거비는 최대 63.4 dB로 측정되었다. 총 전력 소모는 1.8 V 단일 전원에서 약 54 mW로 우수하며, 칩 면적은 약 $3.0{\times}2.5mm^2$이다.

차세대 이동통신 시스템에 PAPR 감소기법을 적용한 다항식 사전왜곡 기법에 관한 연구 (A Study on Polynomial Pre-Distortion Technique Using PAPR Reduction Method in the Next Generation Mobile Communication System)

  • 김완태;박기식;조성준
    • 한국항행학회논문지
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    • 제14권5호
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    • pp.684-690
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    • 2010
  • 차세대 이동통신 시스템은 다양한 서비스의 융합과 멀티모드를 지원하기 위한 구조로 연구되고 있다. 또한 다양한 서비스를 제공받기 위한 사용자의 요구는 점차 증가되고 있으며, 서비스 지원을 위한 대용량 데이터 전송을 위한 많은 통신방식들이 출현하고 있다. 그 중 대표적인 시스템으로 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 이용하는 WiBro(Wireless Broadband), WLAN(Wireless Local Area Network) 등이 있다. 하지만 차세대 이동통신 시스템에서는 하나의 단말로 OFDM 방식을 이용한 통신방식 이외 CDMA(Code Division Multiple Access), WCDMA(Wideband CDMA) 방식을 동시에 지원 받고자한다. 통합된 시스템은 SoC(System on Chip) 기술 적용으로 빠른 발전을 이루고 있지만, 무선통신 시스템에서 필수적으로 요구되는 요소 중 전력 증폭기의 비선형 특성으로 인한 신호의 왜곡을 유발시켜 인접채널 간섭을 성화 시키고 시스템의 효율을 떨어뜨리는 문제를 해결해야 한다. 전력증폭기의 문제점을 해결하기 위해 많은 선형화 기법들이 제시되었으며, 다항식 사전왜곡 기법은 증폭기로 입력되는 신호가 증폭기의 역 특성을 갖도록 하는 기법으로 다항식을 통하여 증폭기를 모델링하기 때문에 수렴 속도가 빠르고 다른 기법들과 비교하여 우수한 성능을 보인다. 본 논문에서는 차세대 이동통신 서비스를 위한 모뎀 구조를 제시하고 OFDM 방식 사용에 있어 발생 되는 PAPR(Peak-to-Average Power Ratio) 감소 기법을 적용한 후 다항식 사전왜곡 기법을 적용하여 차세대 이동통신 시스템을 분석하였다.

45nm CMOS 공정기술에 최적화된 저전압용 이득-부스팅 증폭기 기반의 1.1V 12b 100MS/s 0.43㎟ ADC (A 1.1V 12b 100MS/s 0.43㎟ ADC based on a low-voltage gain-boosting amplifier in a 45nm CMOS technology)

  • 안태지;박준상;노지현;이문교;나선필;이승훈
    • 전자공학회논문지
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    • 제50권7호
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    • pp.122-130
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    • 2013
  • 본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.