• 한국통신학회논문지
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• 제27권11C호
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• pp.1152-1157
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• 2002

본 논문에서는 voice gateway응용에서 널리 사용되어지는 AAL2 프로세서의 구현과정에 대해 기술하였다. 본 프로세서는 음성과 프레임 모드 데이터를 서비스하기 위한 CPS와 SSCS를 지원한다. 또한 4개의 ATM 가상연결을 지원하며, 그 연결은 총 1020개의 AAL2채널을 포함한다. ATM 셀 인터페이스로 UTOPIA Level 1을 사용하고, 음성 채널 인터페이스로 4개의 TDM포트를 갖고 있다. TDM포트에는 PCM과 ADPCM데이터가 존재한다. 대부분의 AAL2프로세서들은 소프트웨어로 구현되어 있거나 또는 소프트웨어와 하드웨어의 혼합으로 되어 있다. 그러므로 데이터를 처리하는데 어느 정도의 지연이 있게 된다. 그러나 본 논문의 프로세서는 하드웨어로 구현되어 있기 때문에 CPS와 SSCS에 대해 매우 적은 처리지연을 보이고 있다. 또한, CPS 패킷들의 루프백과 스위칭이 가능하게 구현되었고, TDM채널에 대해서도 역시 스위칭과 루프백이 가능하도록 구현되었다. 구현된 프로세서의 특징은 CPS와 SSCS의 so부 구조가 소프트웨어의 함수를 보는 듯하다는 것이다. 또한 그 블록을 포함하는 다른 블록들을 설계 시 재사용되어 질 수 있으며, 대용량의 채널을 수용할 때에도 응용 가치가 높다고 사료된다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 수산해양기술연구
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• 제39권4호
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• pp.347-357
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• 2003

연근해 소형 어선에 널리 탑재되어 있는 소형 레이더 장치에 radar target extractor를 인터페이스하여 레이더 선호를 수록, 처리 및 해석하기 위한 PC based radar system 을 구축하고, cell averaging CFAR 처리장치를 통해 실제의 레이더 echo 신호를 처리하여 오경보 확률의 설정치 변화에 따른 echo영상의 변화패턴을 레이더 스코프상에서 직접 비교, 분석한 결과 및 레이더 영상신호의 음영구역의 발생대역폭을 추정한 결과를 요약하면 다음과 같다. 1. 레이더 선호의 해석을 통해 추출된 표적의 운동벡터 및 방위, 거리, 속력, CPA, TCPA 등과 같은 ARPA 정보를 실시간으로 이동 궤적과 함께 PC 모니터상에 구현하고 있기 때문에 소형 레이더 시스템에 이 장치를 부착하면 저가의 비용으로써 ARPA 정보의 취득이 기능하다. 2. ideal threshold 에 의한 표적검출성능을 개선시키기 위해 cell averaging CFAR processor 의 CUT전후에 각각 3 개의 guard cell과 이 cell의 좌$.$우측에 각각 20개씩, 총 40개의의 reference cell를 설치하여 레이더의 video 신호를 입벽한 후, 오경보 확률 10$\^$-0.25/∼10$\^$-1.0/의 범위에 대하여 설정치를 점차증가시켜 갈 때, 레이더 영상신호는 10$\^$-0.75/ 의 설정치에서 가장 양호한 clutter 제거효과를 나타내었다. 3. 레이더 스코프상에서 영상신호를 관찰하면서 cell averaging CFAR 의 오경보 확률을 적정하게 제어하면 지금까지의 ideal threshold level 에 의한 잡음억제기법에서 나타나는 선박영상의 과도한 레벨약화현상을 보완할 수 있을 것으로 판단한다. 4. 부산 용호만에 정박중인 예인선의 레이더 신호를 해석하여 영상의 음영패턴과 음영 대역폭을 추정한 결과, 예인선의 유효높이는 약 1.2 m 이었고, 이들 음영효과의 정량적 해석을 통한 해상표적의 형상정보는 향후 3차원 레이더 영상을 구현하는 데 그 기초자료가 될 것으로 판단된다.

• 공업화학전망
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• 제14권2호
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• pp.10-25
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• 2011

지속적으로 증가하고 있는 에너지 수요에 대처하기 위해 신재생에너지 기술 확보를 위한 노력이 계속되고 있다. 연료전지는 풍력, 태양전지와는 달리 환경적 제약 없이 연속적인 에너지 공급이 가능하여 건물용 분산발전용으로 적합한 요건을 갖추고 있다. 최근 시작된 시범보급 사업으로 건물용 연료전지의 초기 시장 진출이 시작되었고 공공 기관 대체에너지의무화와 그린홈 보급사업 시행으로 시장 확대가 기대된다. 본 논문에서는 건물용 연료전지 시스템의 기본원리와 국내외 개발 동향에 대해 살펴보았으며 핵심부품에 대한 기술개발 현황에 대해 기술하였다.

• 대한기계학회논문집
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• 제16권7호
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• pp.1234-1243
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• 1992

본 연구에서는 국부적인 퍼지제어 셀(fuzzy control cell:cell)을 도입하여 계산량 감소를 달성하고, 추론과정을 선형근사화한 조직적인 설계를 통하여 선형제어 이론을 FLC의 실용적인 면에 접목하고자 한다. 이를 위하여, 확률밀도함수 형태의 멤버쉽함수(membership function)와 선형화된 제어공간이 얻어지도록 전반적인 제어방 책을 결정한 다음, 주어진 상태에 가장 지배적(dominant)인 규칙을 갖는 몇 개의 대표 점을 찾아서 그 점들로 구성된 퍼지제어 셀을 생성하고, 퍼지연산을 생성된 셀에서만 수행하여 알고리즘과 계산을 단순화시킨다. 평가기준을 공평함에 두어서 조건부연결 어 'AND'에 T-norm인 대수곱을 적용하여 적합도를 취하고, 규칙들의 작용이 병렬발화 라는 관점으로 규칙연결어 'ALSO'는 'AND'의 공액인 'OR'에 해당되는 대수합연산 대신 에 확률측도와 유사한 산술평균을 적용하여 퍼지추론을 한다. 그리고, 각각의 제어 규칙에 대하여 퍼지추론한 결과와 그것의 평균중심을 곱하여 통합한 후, 무게중심법으 로 역퍼지화하여 일반화된 제어값을 얻는다. 이 값을 PID제어기를 이용하여 구현한 디지틀 보상기를 통과시켜 시스템에 한 제어를 얻는 조직적인 방법을 제안한다.

• Journal of Power Electronics
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• 제5권1호
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• pp.55-61
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• 2005

A fuel cell (FC) system includes a fuel processor plus subsystems to manage air, water, and thermal energy, and electric power. The overall system is high-priced and needs peripheral devices. In this paper, a FC simulator is designed and constructed with the electrical characteristics of a fuel cell generation (FCG) system, using uses a simple buck converter to overcome these disadvantages. The characteristic voltage and current (V-I) curve for the FC simulator is controlled by a simplified linear function. In addition, to verify FCG system performance and operation, a full-bridge DC/DC converter and a single-phase DC/AC inverter were designed and constructed for FC applications. Close agreement between the simulation and experimental results confirms the validity and usefulness of the proposed FC simulator.

• 한국콘텐츠학회논문지
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• 제7권2호
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• pp.92-99
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• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.112-121
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• 2002

본 논문에서는 미국과 한국의 해쉬 함수 표준인 SHA-1과 HAS-160 해쉬 알고리즘, 그리고 SHA-1을 이용한 의사 난수 발생기를 구현한 프로세서를 설계하였다. SHA-1과 HAS-160이 동일한 단계 연산을 가지므로, 한 단계 연산만을 구현하여 공유함으로써 하드웨어 리소스를 감소시켰다. 그리고 메시지 변수의 사전 계산과 단계 연산을 두 단계의 파이프라인 구조로 구현함으로써 한 개의 클럭으로 한 단계 연산을 수행하는 방식보다 최장지연경로는 1/2로 줄고, 총 단계 연산에 필요한 클럭 수는 하나만 증가하므로 성능은 약 2배 향상되었다. 그 결과, 설계한 해쉬 프로세서는 삼성 0.5 um CMOS 스탠다드 셀 라이브러리를 근거로 산출할 때, 100 MHz의 동작 주파수에서 약 624 Mbps의 성능을 얻을 수 있다. 그리고 의사 난수 발생기로 사용될 때는 약 195 Mbps의 난수 발생 성능을 가진다. 이러한 성능은 지금까지 상용화된 국내외의 어느 해쉬 프로세서보다 빠른 처리 시간을 가지는 것으로 판단된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.190-192
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• 2018

NIST 표준으로 정의된 이진체 상의 5가지 pseudo-random 타원곡선과 5가지 Koblitz 타원곡선을 지원하는 타원곡선 암호 (Elliptic Curve Cryptography; ECC) 프로세서를 설계하였다. Lopez-Dahab 투영 좌표계를 적용하여 모듈러 곱셈과 XOR 연산으로 스칼라 곱셈 (scalar multiplication)이 연산되도록 하였으며, 32-비트${\times}$32-비트의 워드 기반 몽고메리 곱셈기를 이용한 고정 크기의 하드웨어로 다양한 키 길이의 ECC가 구현될 수 있도록 설계하였다. 설계된 ECC 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 100 MHz의 동작 주파수에서 10,674 GEs와 9 킬로비트의 RAM으로 구현되었고, 최대 154 MHz의 동작 주파수를 갖는다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.