• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 정보보호학회논문지
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• 제18권1호
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• pp.41-47
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• 2008

본 논문에서는 유한 필드 GF($2^m$)상에서 모듈러 곱셈과 제곱을 동시에 수행하는 새로운 디지트 단위 LSB-우선 시스톨릭 구조를 제안한다. 디지트의 크기를 L이라고 할 경우, $L{\times}L$ 크기의 디지트 구조로 유도하기 위하여 기존의 곱셈과 제곱을 동시에 수행하는 알고리즘을 사용하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리하고 인덱스 변환시킨 후 병합하는 방법을 사용한다. 본 논문에서 제안된 구조는 암호 프로세서를 위한 기본 구조로 이용될 수 있고, 단순성, 규칙성, 병렬성으로 인해 VLSI 구현에 적합하다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.15-23
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• 2009

정확한 연산이 필요한 마이크로프로세서에서 소프트 에러에 대한 면밀한 연구들이 진행되었다. 마이크로프로세서 구성원 중에서도 메모리 셀은 소프트 에러에 가장 취약하고, 소프트 에러가 발생했을 때 중요한 정보들과 명령어들을 가지고 있기 때문에 전체 프로세스와 동작에 큰 영향을 미치게 된다. 아키텍처 레벨에서 이러한 소프트 에러를 발견하고 정정하기 위한 방법으로 오류 검출 및 정정 코드가 많이 사용되고 있으며, Itanium, IBM PowerPC G5등의 마이크로프로세서는 Hamming 코드와 Hasio 코드를 L2 캐쉬에 사용하고 있다. 하지만 이러한 연구들은 대형 서버에 국한되었으며 전력 소모에 대한 고려는 되지 않았다. 고집적 저전력 임베디드 마이크로프로세서의 출현과 함께 동작과 문턱 전압이 낮아짐에 따라 임베디드 마이크로프로세서에서도 오류 검출 및 정정 회로의 필요하게 되었다. 본 논문에서는 SimpleScalar-ARM을 이용하여 L2캐쉬의 입출력 데이터를 분석하고, 임베디드 마이크로프로세서에 적합한 32 비트 오류 검출 및 정정 회로의 H-matrix를 제안한다. 그래서 H-spice를 사용하여 modified Hamming 코드와 비교한다. 본 실험을 위해 MiBench 벤치마크 프로그램과 TSMC 0.18um 공정이 사용되었다.

• 전력전자학회논문지
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• 제11권3호
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• pp.193-200
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• 2006

본 논문에서는 효율을 개선하고 인버터 스위칭 주파수를 줄이기 위하여 벅-부스트 형식을 기반의 PWM 전류형 인버터를 내장한 6-pulse-shift 컨버터 구조를 제안한다. 이는 에너지 저장장치 없이 태양광 시스템과 전력계통 사이를 연계하는 시스템으로 사용할 수 있다. 제안된 회로는 초퍼로 동작하는 6개의 전류형 벅-부스트 컨버터와 교류 출력의 극성을 결정하는 한 개의 전파 브리지 인버터로 구성된다. 따라서 제안된 인버터는 스위칭 손실을 줄이고 단위 역률운전을 구현하는 장점을 갖는다. 본 논문에서 이론적인 배경을 논하고 TMS320F2812를 사용하여 구현된 인버터 시작품에 대한 입출력 특성을 실험적으로 입증하였다.

• 비파괴검사학회지
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• 제14권2호
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• pp.101-111
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• 1994

전자처리스페클패턴간섭법을 CW 레이저에 비디오 시스템과 화상 처리 장치를 조합하여 평판의 변위를 측정하는데 이용하였다. 과거의 스트레인 게이지나 모아레법과는 달리 전자처리스페클패턴간섭법(ESPI)은 측정물에 아무런 처리를 할 필요가 없고, 완전한 비접촉 측정이 가능하며, 또한 감도가 높은 이점이 있다. 본 연구에서 사용한 시험편은 로드셀과 같은 방향으로 하중이 걸리도록 하였다. 시험편은 평판이고 스트레인 게이지를 부착하였다. 이 연구는 전자처리스페클패턴간섭법에 의해 변위와 응력 분포를 구하여 스트레인 게이지와의 비교함으로써 전자처리스페클패턴간섭법의 측정 정밀도에 대해 검토하고자 한다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.785-793
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• 2007

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.257-260
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 한국통신학회논문지
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• 제31권6A호
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• pp.640-647
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• 2006

본 논문에서는 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP (Counter mode with CBC-MAC Protocol) 코어의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터의 기밀성을 위한 CTR(counter) 모드와 인증 및 데이터 무결성 검증을 위한 CBC 모드의 동작이 두개의 AES 암호 코어로 병렬처리 되도록 설계되어 전체 성능의 최적화를 이루었다. AES 암호 코어에서 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산 방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table) 기반의 구현방식에 비해 게이트 수가 약 27% 감소되도록 하였다. 설계된 CCMP 코어는 Excalibur SoC 장비를 이용하여 H/W-S/W 통합 검증을 수행하였으며, 0.35-um CMOS 표준 셀 공정으로 MPW 칩으로 제작하고, 제작된 칩의 테스트 결과 모든 기능이 정상 동작함을 확인하였다. 설계된 CCMP 프로세서는 약 17,000개의 게이트로 구현되었으며, 116-MHz@3.3-V의 클록으로 안전하게 동작하여 353-Mbps의 성능이 예상되어 IEEE 802.11a와 802.11g 표준의 MAC 성능인 54-Mbps를 만족한다.

• 한국통신학회논문지
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• 제15권1호
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• pp.29-42
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• 1990

본 논문에서는 16-비트의 소형명령의 프로세서를 설계할 때 IDL로서의 APL를 사용하고 있다. 그것은 다른 HDL들이 갖지못하는 하드웨어의 구조를 표현하고 기술하는 것이 가능했다. 여기서는 프로세서를 설계할때 전체적인 시스템을 모듈별로 분리하여 설계하였기 때문에, 직접 코딩 방법을 선택하였다. 설계된 각 모듈들은 실험체제를 통하여 입력된 12-비트의 제어워드에 따라 실행되며, 그 실험체제는 기호화된 명령어들로 구성된다. 여기서, 2진코드를 사용하여 SIP의 명령코드를 세팅함으로써, 명령형식과 어셈블러 명령을 구성했고, 실험체제를 통하여 제시된 명령어 세트를 입력함으로써 SIP의 동작을 확인했다. 제시된 SIP에서는 입력하는 프로그램이 기호화된 언어이기 때문에 설계자나 사용자가 시스템의 동작을 쉽게 이해할 수 있을 것이다. 특히, SIP내에서 유니트함수를 임의로 정의할 수 있기 때문에 유니트함수의 사용에 제한을 받지않고 다양하고 쉽게 호출할 수 있을 것이다.