• 한국안전학회지
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• 제30권1호
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• pp.144-149
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• 2015

This study aims to quantitatively evaluate failure pressure of wall-thinned elbow under combined load along with internal pressure, by conducting real-scale burst test and finite element analysis together. For quantitative evaluation, failure pressure data was extracted from the real-scale burst test first, and then finite element analysis was carried out to compare with the test result. For the test, the wall-thinning defect of the extrados or intrados inside the center of 90-degree elbow was considered and the loading modes to open or close the specimen maintaining a certain load or displacement were applied. Internal pressure was applied until failure occurred. As a result, when the bending load was applied under the load control condition, the intrados of the defect was more affected by failure pressure than the extrados, and the opening mode was more vulnerable to failure pressure than the closing mode. When the bending load was applied under the displacement control, it was hardly affected by failure pressure though it was slightly different from the defect position. The result of the finite element analysis showed a similar aspect with the test. Moreover, when major factors such as material properties and pipeline thickness were calibrated to accurate values, the analytical results was more similar to the test results.

• 한국통신학회논문지
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• 제21권4호
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• pp.984-995
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• 1996

Data errors according to the various noises caused in the satellite communication links are corrected by the Viterbi decoding algorithm which has extreme error correcting capability. In this paper, we designed and implemented a convolutional encoder and Viterbi decoder ASIC which is used to encode the input data at the transmit side and correct the errors of the received data at the receive side for use in the VSAT communication system. And this chip may be used in any BPSK, QPSK, or OQPSK transmission system. The ambiguity resolver corrects PSK modem ambiguities by delaying, interting, and/or exchanging code symbol to restore their original sequence and polarity. In case of previous decoding system, ambiguity state(AS) of data is resolved by external control logic and extra redundancy data are needed to resolve AS. But, by adopting decoder proposed in this paper, As of data is resolved automatically by internal logic of decoder in case of continuous mode, and by external As line withoug extra redudancy data in burst mode case. So, decoding parts are simple in continuous mode and transmission efficiency is increased in bust mode. The features of this chip are full duplex operation with independent transmit and receive control and clocks, start/stop inputs for use in burst mode systems, loopback function to verify encoder and decoder, and internal or external control to resolve ambinguity state. For verification of the function and performance of a fabricated ASIC chip, we equiped this chip in the Central and Remote Earth Station of VSAT system, and did the performance test using the commerical INTELSAT VII under the real satellite link environmens. The results of test were demonstrated the superiority of performance.

• 전자공학회논문지
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• 제50권7호
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• pp.87-95
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• 2013

본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력 데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 ${\mu}m$ CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 $mm^2$이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.413-416
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• 2002

On the TDD system, the uplink and downlink transmission share the same frequency but are seperated in time. In this paper we just consider the uplink transmission. The BWA system in this paper should be accepted the adaptive modulation. Each uplink burst shall begin with an uplink preamble. The reception of an uplink burst is the most challenging from a synchronization perspective. The burst detection, power estimation, symbol synchronization and carrier synchronization should be obtained from the preamble. It will be shown in this paper, how can get a burst detection by preambles and extract the synchronization parameter from preamble.

• 한국통신학회논문지
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• 제17권9호
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• pp.1020-1028
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• 1992

본 논문에서는 TCM(Trellis Coded Modulation)에서 연집에러 검출 및 최대 확률론적 복호 방식으로 구성된 연집에러 정정을 위한 적응 복호방식을 제시하고 있다. 복호기는 보통 비터비 복호기로서 동작하고, 미터비 복호기에 의해 정정될 수 없는 에러가 검출될 경우 연집 에러 정정 모드로 절환된다. 이동통신에서의 채널특성인 연집에러가 빈번히 발생하는 다경로 페이딩 채널에서 적응 복호방식을 이용한 TCM은 기존의 방식에 비해 비트오율면에서 향상된 성능을 나타내고 있다.

• 전자공학회지
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• 제30권3호
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• pp.287-287
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• 2003

• 전자공학회지
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• 제30권3호
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• pp.73-80
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• 2003

• 전기전자학회논문지
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• 제14권2호
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• pp.1-8
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• 2010

본 논문에서는 대기전력을 줄일 수 있는 Green Mode Power IC 회로를 설계하였다. 이 회로는 switch mode power supply(SMPS)을 구동하기 위한 PWM 기능을 가지고 있으며, 불필요한 소비전력을 제거하기 위해 burst mode와 skip mode 구간을 만들고 대기전력을 낮출 수 있도록 외부의 Power MOSFET에 의해 제어된다. 제안한 회로는 KEC 30V-High Voltage 0.5um CMOS process를 이용하여 시뮬레이션 하였다. 회로 내부는 크게 voltage regulator 회로, voltage reference 회로, UVLO(Under Voltage Lock Out)회로, Ibias 회로, green 회로, PWM 회로, OSC 회로, protection회로, control 회로, Level shift&Driver 회로로 구성되어 있다. 시뮬레이션 결과로부터 회로 동작 시 각 블록의 소비전류를 측정하여 확인한 결과 블록 별 전류총합이 1.29mA이었고, 이 값은 목표 설계치인 1.3mA을 충족시킴을 입증하였다. 이 값은 기존 IC의 소비전류보다 1/2이상 줄어든 값이며, 대기모드로 동작할 경우는 전력소비를 1W 미만까지 줄일 수 있었다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.24-30
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• 2003

본 논문에서는 첨두 검출기의 구조를 개선함으로써 정착시간(settling time)을 더욱 단축시킬 수 있는 적응형 기준레벨자동 발생회로를 제안했다. 제안한 기준레벨 자동 발생회로에 대해 비슷한 정착시간을 설정하였을 때에 오차전압비율이 기존 구조에 비해 절반 이하로 줄일 수 있어 정착시간을 상당량 개선할 수 있음을 해석을 통해 밝혔다. 아울러 상용 파운드리(foundry)를 이용하여 1.25G EPON 시스템용 버스트 모드기준레벨 자동 발생회로를 설계한 결과 동적 영역(dynamic range)이 40㏈인 입력신호에 대해 6㎱ 라는 매우 짧은 시간 이내에 기준 레벨을 생성해 내는 결과를 얻을 수 있었다.

• 전력전자학회논문지
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• 제14권4호
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• pp.299-306
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• 2009

최근 대기전력저감기능을 갖는 PWM IC를 적용한 플라이백 컨버터는 대기전력 모드 시 Burst 스위칭 동작에 의해 전력소모를 최소화 할 수 있지만 경 부하 및 대기전력모드 시 변압기를 통해 흐르는 큰 자화전류에 의해 여전히 낮은 효율특성을 가지는 문제점이 있었다. 본 논문에서는 경 부하 및 대기전력모드 동작 시 자화전류를 최 소화함으로 효율을 개선한 회로를 제안하였으며 50인치 PDP TV PSU (Power Supply Unit)에 있어서 대기전력 및 보조전원으로 사용된 70W 플라이백 컨버터에 적용 실험하여 보았다.