• 대한전기학회논문지
• /
• 제39권7호
• /
• pp.757-764
• /
• 1990

The purpose of this study is to process binary images of Breadth First Linear Quadtree in hardware. Inthis paper, we designed and verified logic level circuit of ASIC for the encoding part of the binary image that is to convert the binary image into the representation of the Breadth First Linear Quadtree. The logic level circuit is composed of cells in TTL library. The significance of thes study is to implement an algorithm by hardware rather than by software, so that the processing time can be reduced by about 20 times.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.345-346
• /
• 2009

The segmentation of vessel including portal vein, hepatic vein and artery, from Computed Tomography (CT) images plays an important role in the therapeutic strategies for hepatic diseases. Representing segmented vessels in three dimensional spaces is extremely useful for doctors to plan liver surgery. In this paper, proposed method is focused on smoothing technique of segmented 3D liver vessels, which derived from 3D region growing approach. A pixel expand algorithm has been developed first to avoid vessel lose and disconnection cased by the next smoothing technique. And then a binary volume filtering technique has been implemented and applied to make the segmented binary vessel volume qualitatively smoother. This strategy uses an iterative relaxation process to extract isosurfaces from binary volumes while retaining anatomical structure and important features in the volume. Hard and irregular place in volume image has been eliminated as shown in the result part, which also demonstrated that proposed method is a suitable smoothing solution for post processing of fine vessel segmentation.

• 한국광학회지
• /
• 제7권4호
• /
• pp.328-332
• /
• 1996

기존의 이진 위상 홀로그램 사용시 재생되는 불필요한 영상을 효과적으로 제거할 수 있는 결합형 이진 위상 홀로그램을 개발하였다. 두 개의 이진 위상 홀로그램을 이용하는 결합형 이진 위상 홀로그램은 제작이 용이하고 효율이 높아 광 연결이나 광 정보처리에 매우 유용하게 사용할 수 있다. 본 논문에서는 결합형 이진 위상 홀로그램의 원리와 특성 및 실험 결과들을 나타내었다.

• ETRI Journal
• /
• 제27권6호
• /
• pp.814-817
• /
• 2005

Fast binary dilation and erosion algorithms using run-length encoding (RLE) are proposed. RLE is an alternative way of representing a binary image using a run, which is a sequence of '1' pixels. First, we derive the run-based representation of dilation and erosion and then present the full steps of the proposed algorithms in detail.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -1
• /
• pp.195-198
• /
• 2000

It is possible to perform the digital fuzzy logical high-speed and high-precision computation by the use of redundantly-represented binary positive-digit number arithmetic operation. In this paper, as basic operation circuits in the fuzzy logic new voltage-mode 4-valued binary parallel processing operation circuits using positive redundantly-expressed binary-coded numbers is discussed.

• 대한전자공학회논문지SD
• /
• 제38권6호
• /
• pp.436-445
• /
• 2001

본 논문은, Op Amp 회로를 이용한, 모듈로(modulo) (2ⁿ-1) 병렬처리(parallel-processing) 잉여(residue) 승산기(multipliers)의 설계 및 이진(binary) 승산기 설계에 대한 그 기술의 응용 방법에 관한 것이다. 전산처리에 있어서 승산속도의 제약은 집적회로(VLSI) 기술의 발전에 많은 지장을 초래한다. 본 연구는, 이러한 문제를 해결키 위해 (Op Amp 회로를 이용) 모듈로 (2ⁿ-1) 상에서, 시간복잡도(time complexity)가 O( log₂( log₂( log₂ⁿ)))보다 우수한, 일종의 모듈로 병렬 승산기를 구현함과 동시에, 그 기술의 이진 승산기 설계에 대한 응용방법을 모색한다. 이러한 병렬 승산기는 기존의 병렬 승산기들에 비해 에어리어복잡도 (area complexity) 및 시간복잡도(time complexity)에 있어 매우 우수한 성질들을 갖게 되며, 같은 효율을 갖는 이진 승산기의 제작에 쉽게 응용할 수 있어 그 학술적 이용 가치가 높다.

• 한국통신학회논문지
• /
• 제21권3호
• /
• pp.576-586
• /
• 1996

이진 형태론적 골격(MS: morphology skeleton) 영상점들은 이들의 정보만으로 원영상을 그대로 복원시킬 수 있는 특징이 있기 때문에, 이 골격 정보를 패턴 인식 및 영상통신에 적용할 수 있다. 한편 기존의 MS는 처리시간이 많이 걸릴 뿐만 아니라 골격점들은 중복도가 높다. 이러한 결점을 해결하기 위하여 본 논문에서는 중복도가 영(zero)인 골격영상을 얻는 새로운 직접 총체적 최소 골격화 방법을 제안하고 이를 DGMS(direct globally minimal sketeton)로 정의한다. 이 방법으로 $256{\times}256$ 이진영상 GIRL에 대한 실험 결과 기존의 총체적 최소 골격화(GMS: globally minimal skeleton)보다 처리 시간이 감축되고, 골격점의 수에서 1.5~6.5% 정도 감소하는 결과를 얻었다.

• 한국정밀공학회지
• /
• 제20권7호
• /
• pp.120-127
• /
• 2003

A novel three degrees of freedom sensing method utilizing binary grid pattern image and vision camera is presented. The binary grid pattern image is designed by Pseudo-Random Binary Arrays and referenced to encode in-plane position of a moving stage of the contact-free planar actuator. First, the yaw motion of the stage is detected using fast image processing and then the other planar positions, x and y, are decoded with a sequence of images. This method can be applied to the system that needs feedback of in-plane position, with advantages of a good accuracy and high resolution comparable with the encoder, a relatively compact structure, no friction, and a low cost. In this paper, all the procedures of the above sensing mechanism are described in detail, including simulation and experiment results.

• 융합신호처리학회논문지
• /
• 제14권4호
• /
• pp.217-221
• /
• 2013

최근, 이진 특징 기술자를 생성하는 방법에 대한 연구가 많이 진행되고 있다. 이진 특징 기술자의 정합은 비트 연산에 기반한 해밍거리를 이용하므로 실수 연산에 기반한 유클리디안 거리를 이용하는 기존의 일반적인 특징 기술자의 정합보다 훨씬 효율적이기 때문이다. 그러나, 특징 수의 증가는 정합 속도를 선형적으로 감소시키는 원인이 되기 때문에, 객체 추적과 같은 실시간 처리가 중요한 응용 분야에서는 이진 특징 기술자의 정합 속도를 더욱 향상시킬 수 있는 방법에 대한 요구가 증가해 왔다. 이에 본 논문에서는 고차원의 이진 특징 기술자를 여러 저차원의 이진 특징 기술자로 나누어 부분 해밍거리를 계산하고 순차적으로 분석함으로써, 정합 속도는 크게 개선하면서도 정확도는 유지할 수 있는 방법을 제안한다. 제안된 방법의 효율성을 분석하기 위해 기존의 정합 방법들과의 비교 실험을 수행한다. 아울러, 제안된 고속화 방법의 성능을 극대화하기 위한 이진 특징 기술자 생성 방법에 대해서도 논의한다. 몇가지 생성 방법에 대한 성능을 분석함으로써, 가장 효과적인 방법을 모색한다.

• 센서학회지
• /
• 제29권2호
• /
• pp.82-88
• /
• 2020

In this paper, we propose a complementary metal-oxide semiconductor (CMOS) binary image sensor with a gate/body-tied (GBT) p-channel metal-oxide-semiconductor field-effect transistor (PMOSFET)-type photodetector using a double-tail comparator for high-speed and low-power operations. The GBT photodetector is based on a PMOSFET tied with a floating gate (n+ polysilicon) and a body that amplifies the photocurrent generated by incident light. A double-tail comparator compares an input signal with a reference voltage and returns the output signal as either 0 or 1. The signal processing speed and power consumption of a double-tail comparator are superior over those of conventional comparator. Further, the use of a double-sampling circuit reduces the standard deviation of the output voltages. Therefore, the proposed CMOS binary image sensor using a double-tail comparator might have advantages, such as low power consumption and high signal processing speed. The proposed CMOS binary image sensor is designed and simulated using the standard 0.18 ㎛ CMOS process.