• 정보과학회 컴퓨팅의 실제 논문지
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• 제22권7호
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• pp.303-309
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• 2016

최근, ARM Mali와 같은 여러 임베디드 프로세서들이 OpenCL과 같은 GPGPU 프레임워크를 지원함에 따라 기존 PC 환경에서 활용되던 GPGPU 기술이 임베디드 시스템 영역으로 확대 되고 있다. 그러나 임베디드 시스템은 PC와는 상이한 구조를 갖으며, 저전력이나 실시간성과 같은 성능이 더욱 중요하다. 본 논문에서는 임베디드 GPGPU환경에서 AES 암호화 알고리즘을 개방형 범용 병렬 컴퓨팅 프레임워크인 OpenCL을 사용하여 구현하고 이를 CPU만을 이용한 구현과 비교한다. 실험결과, 1000KByte의 데이터 사이즈의 128비트 AES 암호화 시에 OpenCL을 사용하여 GPU로 병렬 처리하는 것이 OpenMP를 사용하여 CPU상에서 병렬 처리한 방식보다 응답 시간은 최대 1/150, 에너지 소비량은 최대 1/290로 감소함을 확인하였다. 또한 호스트와 GPU 디바이스 간에 메모리를 공유하는 임베디드 구조의 특성에 최적화하여 메모리 복제를 하지 않는 기법을 적용하는 경우 응답시간과 에너지 소비량에서 최대 100% 이상의 추가적인 성능개선을 이룰 수 있었으며, 연구에서 사용한 데이터의 크기에 비례하여 더 높은 성능의 개선이 나타나는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권12호
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• pp.67-74
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• 2004

AES는 인터넷 프로토콜의 대칭키 보안 알고리즘으로 널리 사용된다. 무선 내장형 시스템들이 점점 더 전통적인 유선 네트워크 프로토콜을 많이 사용하고 있으므로 이들 무선 내장형 시스템을 위한 저비용 AES 알고리즘 구현은 매우 중요하다. 가장 기본적인 AES 아키텍처는 키 스케줄을 포함하여 20개의 S-box를 사용하는 하나의 cipher 라운드로 구성되어 있다. 암호화는 동일한 라운드를 반복하여 완료된다. 근래에 이 방법의 구현 비용을 더욱 줄이기 위하여 오직 8개의 S-box만 사용하는 folded architecture가 제안되었다. 본 논문에서는 folded architecture를 이용하여 무선 통신 기술을 위한 저비용 AES 구현 구조에 대하여 연구한다. 먼저 folded architecture를 개선하여 16 바이트의 추가적인 상태 메모리 사용을 줄였다. 구현 비용을 더욱 줄이기 위하여 데이터 암호화에 하나의 S-box만 사용하는 single byte architecture를 구현하였다. Single byte architecture는 암호화에 352 클록이 소요된다. FPGA 구현 시 최대 동작 주파수는 40MHz에 도달하였다. 따라서 암호화 속도는 13Mbps 이상으로 3G 무선통신에 충분하다.

• 한국통신학회논문지
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• 제31권6A호
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• pp.640-647
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• 2006

본 논문에서는 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP (Counter mode with CBC-MAC Protocol) 코어의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터의 기밀성을 위한 CTR(counter) 모드와 인증 및 데이터 무결성 검증을 위한 CBC 모드의 동작이 두개의 AES 암호 코어로 병렬처리 되도록 설계되어 전체 성능의 최적화를 이루었다. AES 암호 코어에서 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산 방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table) 기반의 구현방식에 비해 게이트 수가 약 27% 감소되도록 하였다. 설계된 CCMP 코어는 Excalibur SoC 장비를 이용하여 H/W-S/W 통합 검증을 수행하였으며, 0.35-um CMOS 표준 셀 공정으로 MPW 칩으로 제작하고, 제작된 칩의 테스트 결과 모든 기능이 정상 동작함을 확인하였다. 설계된 CCMP 프로세서는 약 17,000개의 게이트로 구현되었으며, 116-MHz@3.3-V의 클록으로 안전하게 동작하여 353-Mbps의 성능이 예상되어 IEEE 802.11a와 802.11g 표준의 MAC 성능인 54-Mbps를 만족한다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2569-2578
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• 2009

Core-A 마이크로프로세서는 32-bit RISC 구조의 국산 임베디드 마이크로프로세서로서 특허청의 지원을 받아 KAIST의 주관아래 개발된 프로세서이다. 본 논문에서는 Core-A 마이크로프로세서와 코프로세서간의 인터페이스 방안에 대하여 분석하고 효율적인 구조를 제안한다. 인터페이스 방안의 검증을 위해 코프로세서로 사용된 AES 암호 프로세서는 128-bit의 키와 블록을 갖는 대칭키 암호 알고리즘이다. 코프로세서 인터페이스 회로와 AES 암호프로세서는 Verilog-HDL로 작성되었으며, Modelsim 시뮬레이터를 사용하여 시뮬레이션을 수행하였다. 삼성 0.35um CMOS 표준 셀 라이브러리를 사용하여 AES를 제외한 코프로세서 인터페이스 부분을 합성한 결과 약 90Mhz의 동작주파수를 가지며, 3743개의 게이트수로 구성되었다. 본 논문에서 구현한 코프로세서 인터페이스 회로는 Core-A와 코프로세서간의효율적인 명령어 및 데이터 전달을 수행할수있다.

• 한국정보통신학회논문지
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• 제22권11호
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• pp.1554-1561
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• 2018

본 논문은 실시간 통신 미들웨어인 DDS에 대해 알아보고, DDS 보안통신의 성능을 향상하기 위한 방법을 제시한다. DDS는 OMG(Object Management Group)에서 지정한 통신 미들웨어 표준이다. OMG는 최근 발생하는 보안이슈들에 대응하기 위해 DDS Security 표준을 지정하였다. DDS의 보안의 성능은 기밀성의 유지와 전송 속도를 고려해야 한다. 기밀성 측면에서 현재 DDS Security 표준의 암호화 알고리즘인 AES-GCM은 강력한 암호화 알고리즘이지만 메시지 인증관련 부분에 약점이 존재한다. 속도 측면에서 보안기능을 위한 연산 부하는 실시간성이 요구되는 시스템에서 DDS를 사용하는데 제약사항이 된다. DDS의 보안기능을 개선하기 위해서는 AES-GCM보다 빠르고 암호화 강도가 높은 알고리즘이 필요하다. 본 논문에서는 이러한 요구사항을 충족하기 위해 AES-OCB 알고리즘을 적용한 DDS 메시지 암호화 방법을 제안하고 DDS와 전송성능을 비교해 최대 12%의 성능개선을 확인하였다.

• Journal of Dental Anesthesia and Pain Medicine
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• 제19권4호
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• pp.227-233
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• 2019

Background: Dental anxiety in children is a major barrier in patient management. If dental anxiety in pediatric patients is assessed during the first visit, it will not only aid in management but also help to identify patients who are in need of special care to deal with their fear. Nowadays, children and adults are highly interested in multimedia and are closely associated with them. Children usually prefer motion pictures on electronic devices than still cartoons on paper. Therefore, this study was conducted to evaluate a newly designed scale, the animated emoji scale (AES), which uses motion emoticons/animojis to assess dental anxiety in children during their first dental visit, and compare it with the Venham picture test (VPT) and facial image scale (FIS). Methods: The study included 102 healthy children aged 4-14 years, whose dental anxiety was measured using AES, VPT, and FIS during their first dental visit, and their scale preference was recorded. Results: The mean anxiety scores measured using AES, FIS, and VPT, represented as $mean{\pm}SD$, were $1.78{\pm}1.19$, $1.93{\pm}1.23$, and $1.51{\pm}1.84$, respectively. There was significant difference in the mean anxiety scores between the three scales (Friedman test, P < 0.001). The Pearson's correlation test showed a very strong correlation (0.73) between AES and VPT, and a strong correlation between AES and FIS (0.88), and FIS and VPT (0.69), indicating good validity of AES. Maximum number of children (74.5%) preferred AES. Conclusion: The findings of this study suggest that the AES is a novel and child-friendly tool for assessing dental anxiety in children.

• 정보보호학회논문지
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• 제21권5호
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• pp.47-58
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• 2011

인터넷 기술의 발달과 함께 스트리밍 서비스들이 많아지면서 이러한 서비스를 보호하기 위한 기술들이 개발되고 있다. 그 중 AES[1]의 CTR Mode는 OMA DRM, VoIP 그리고 IPTV 등의 스트리밍 서비스에서 정보 전송을 위해 쓰이는 암호화 기술로서, 전송되는 데이터의 암/복호화 병렬처리가 가능하다. 하지만 이러한 스트리밍 서비스를 사용하는 IPTV의 셋탑 박스나 모바일 디바이스는 제한된 연산 능력을 갖기 때문에, 이러한 환경을 고려하여 암호 알고리즘을 최적화하고 효율성을 높이는 것은 중요한 이슈가 된다. 따라서 본 논문에서는 AES-CTR Mode의 구현 로직을 개선하여 알고리즘 연산 속도를 개선하는 기법을 제안한다. 그리고 제한된 성능을 가지는 모바일 디바이스에서 제안한 기법을 구현하여 성능을 검증한다.

• 한국정보전자통신기술학회논문지
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• 제3권2호
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• pp.58-63
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• 2010

암호화 작업은 많은 연산시간을 요한다. 본 논문에서는 암호화에 수반되는 연산시간을 분석하기 위해 평문의 압축과 가변의 블록 크기, 라운드 횟수의 사용자 설정 및 단계별 작업과정의 선택적 적용 등의 네 가지 원리에 기초해서 AES 구조를 확장하였다. 실험은 C++로 수행하였으며 실험을 통해 최적의 입력 블록 크기를 도출하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.934-936
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• 2004

본 논문의 목적은 AES(Advanced Encryption Standard)로 선정된 Rijndael 암호 및 복호 알고리즘을 하드웨어로 설계하고 이를 저비용의 FPGA로 구현하는 것이다. 설계된 AES 암호프로세서는 20만 게이트 급 이하의 FPGA로 구현한다는 비용의 제약 조건 하에서 대용량의 데이터를 암호화, 복호화 하기에 적합한 성능을 가지도록 하였다. 또한 구현 단계에서는 설계한 AES 암호프로세서와 UART 모듈을 동일 FPGA상에서 통합하여 실용성 및 면적 효율성을 보였다. 구현된 Rijndael 암호 프로세서는 20만 게이트를 갖는 Xilinx사의 Spartan-II 계열의 XC2S200 칩 사용시 53%의 면적을 차지하였고, Static Timing Analyzer로 분석한 결과 최대 29.3MHz 클럭에서 동작할 수 있고 337Mbps의 최대 성능을 가진다. 구현된 회로는 실제 FPGA를 이용하여 검증을 수행하였다.

• Journal of Electrical Engineering and Technology
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• 제6권3호
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• pp.418-422
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• 2011

For low-power sensor networks, a compact design of advanced encryption standard (AES) algorithm is needed. A very small AES core for ZigBee devices that accelerates computation in AES algorithms is proposed in this paper. The proposed AES core requires only one S-Box, which plays a major role in the optimization. It consumes less power than other block-wide and folded architectures because it uses fewer logic gates. The results show that the proposed design significantly decreases power dissipation; however, the resulting increased clock cycles for 128-bit block data processing are reasonable for IEEE 802.15.4 standard throughputs.