• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.100-103
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈(Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하며 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18um 공정에 램 포함 약 180만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Pakage 형태로 제작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.108-111
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• 2008

본 논문에서는 동영상의 실시간 Full HD 영상$(1920{\times}1080@30fps)$ 부호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부호화기 구조를 제안한다 한 매크로 블록 당 AC 계수 376개 와 DC 계수 8개 총 384개의 데이터가 존재 할 수 있다. 실시간으로 처리하기 위해서는 최대 384개의 데이터를 모두 처리해야 한다. 데이터를 효율 적으로 처리하기 위해 병렬 처리, 파이프라인 처리를 사용, 블록당 16개의 데이터 이후의 존재하는 불필요한 '0' 제거로 동작 cycle를 최소화하였다. 설계된 모듈은 한 매크로 블록당 최대의 384개의 데이터를 469cycle로 처리한다. CAVLC 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.237-240
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• 2005

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 CAVLC모듈의 새로운 구조와 설계를 하였다. 설계된 모듈은 Annex B.1 의 long-start code방식과 RTP 방식을 지원하며, 한 매크로 블록당 최대 420 cycle내에 동작한다. 제안된 구조를 검증하기위하여 JM 8.5부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 개발된 회로를 검증하였다. 제안된 회로는 54MHz clock에서 동작하며, 합성결과 hynix 0.35 um TLM 공정에 14096 gate크기이다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2647-2654
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• 2009

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈 (Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 인코더 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18 um 공정에 램 포함 약 173만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Package 형태로 제작 하였다.

• Molecules and Cells
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• 제26권4호
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• pp.323-328
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• 2008

Eukaryotic cells continuously integrate intrinsic and extrinsic signals to adapt to the environment. When exposed to stressful conditions, cells activate compartment-specific adaptive responses. If these are insufficient, apoptosis ensues as an organismal defense line. The mechanisms that sense stress and set the transition from adaptive to maladaptive responses, activating apoptotic programs, are the subject of intense studies, also for their potential impact in cancer and degenerative disorders. In the former case, one would aim at lowering the threshold, in the latter instead to increase it. Protein synthesis, consuming energy for anabolic processes as well as for byproducts disposal, can be a significant source of stress, particularly when difficult-to-fold proteins are produced. Recent work from our and other laboratories on the differentiation of antibody secreting cells, revealed a regulatory circuit that integrates protein synthesis, secretion and degradation (proteostasis), into cell lifespan determination. The apoptotic elimination - after an industrious, yet short lifetime - of terminal immune effectors is crucial to maintain immune homeostasis. Linking proteostasis to cell death, this paradigm might prove useful for biotechnological purposes, and the design of novel anti-cancer therapies.

• 전기전자학회논문지
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• 제24권4호
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• pp.942-949
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• 2020

본 논문에서는 column-parallel readout 회로에 적합하도록 개선된 CMOS 이미지 센서용 algorithmic ADC를 제안한다. 커패시터의 비율과 무관하고 연산 증폭기의 이득에 둔감하면서 증폭기 하나로 동작 할 수 있도록 기존 algorithmic ADC를 수정하고 적응형 바이어싱을 적용한 증폭기를 사용하여 높은 변환효율을 갖도록 하였다. 제안하는 ADC는 0.18-㎛ 매그나칩 CMOS 공정으로 설계되었으며, Spectre 시뮬레이션을 통해 기존 algorithmic ADC에 비해 변환속도당 전력소모가 37% 줄어 들었음을 확인하였다.

• 전력전자학회논문지
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• 제26권6호
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• pp.381-389
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• 2021

Most diagnosis approaches rely on historical failure data that might not be feasible in real operating conditions because the battery voltage and internal parameters are nonlinear according to various operating conditions, such as cell-to-cell configuration and initial condition. To overcome this issue, the estimator and the predictor require integrated approaches that consider comprehensive data, with the degradation process and measured data taken into account. In this paper, vector autoregressive models (VAR) with various parameters that affect overdischarge to the cell in the battery pack were constructed, and the cell-to-cell parameters were identified using an adaptive model to analyze the influence of failure prognosis. The theoretical analysis is validated using experimental results in terms of the feasibility and advantages of fault prognosis.

• ETRI Journal
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• 제43권6호
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• pp.966-977
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• 2021

Filterbank multicarrier with offset quadrature amplitude modulation (FBMC-OQAM) is an attractive alternative to the orthogonal frequency division multiplexing (OFDM) modulation technique. In comparison with OFDM, the FBMC-OQAM signal has better spectral confinement and higher spectral efficiency and tolerance to synchronization errors, primarily due to per-subcarrier filtering using a frequency-time localized prototype filter. However, the filtering process introduces intrinsic interference among the symbols and complicates channel estimation (CE). An efficient way to improve the CE in FBMC-OQAM is using a technique known as windowed frequency domain averaging (FDA); however, it requires a priori knowledge of the window length parameter which is set based on the channel's frequency selectivity (FS). As the channel's FS is not fixed and not a priori known, we propose a k-nearest neighbor-based machine learning algorithm to classify the FS and decide on the FDA's window length. A comparative theoretical analysis of the mean-squared error (MSE) is performed to prove the proposed CE scheme's effectiveness, validated through extensive simulations. The adaptive CE scheme is shown to yield a reduction in CE-MSE and improved bit error rates compared with the popular preamble-based CE schemes for FBMC-OQAM, without a priori knowledge of channel's frequency selectivity.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.45-53
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• 2007

DTV수신기에서 송신신호를 완벽하게 복원하기 위해서는 채널의 영향으로 인해 파일롯의 위치가 바뀌고 위상이 틀어지는 것을 보상해주는 반송파 주파수 동기와 샘플링 클락 주파수와의 위상오차로 인해 발생하는 샘플링 타이밍 오차를 보상하는 심볼 타이밍 동기가 모두 획득되어야 한다. 심볼 타이밍 동기부는 일반적으로 다중레벨을 가지는 신호에 사용되는 가드너(Gardner)방법을 사용한다. 가드너 방법은 매 심볼마다 타이밍 에러성분을 추출하므로 다중경로 채널에서 타이밍동기를 추적하면서 유지하는데 유리한 방식이다. 본 논문에서는 가드너 방법에서 에러를 검출하기 위해 사용되는 가드너 타이밍 에러 검출기(Timing Error Detector)가 수신파워레벨이 기준 파워레벨에서 크게 벗어날 경우 동기를 획득할 수 없는 문제점을 해결하기 위해 1단계로 가드너 타이밍 에러 검출기 블록 앞에 수신파워레벨을 계산하여 보정하는 블록을 추가하여 수신파워레벨을 보정한다. 2단계로 반송파 주파수동기와 심볼타이밍동기에 사용되는 PLL(Phase Locked Loop)회로의 빠른 동기 획득과 동기 획득 후 지터량을 줄이기 위하여 루프필터의 출력 값의 평균을 이용하여 옵셋량을 추정하여 추정된 옵셋의 변화율에 따라 단계적 대역폭을 가지는 적응적인 루프필터를 반송파 주파수 동기 회로와 심볼 타이밍동기 회로에 적용함으로써 최적의 동기성능을 얻는다.

• ETRI Journal
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• 제36권1호
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• pp.12-21
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• 2014

In this paper, we propose a new digital blind in-phase/quadrature-phase (I/Q) mismatch compensation technique for image rejection in a direct-conversion receiver (DCR). The proposed image-rejection circuit adopts DC offset cancellation and a sign-sign least mean squares (LMS) algorithm with a unique step size adaptation both for a fast and precise I/Q mismatch estimation. In addition, several performance-optimizing design considerations related to accuracy, speed, and hardware simplicity are discussed. The implementation of the proposed circuit in an FPGA results in an image-rejection ratio (IRR) of 65 dB, which is the best performance with modulated signals, along with an adaptation time of 0.9 seconds, which is a tenfold increase in the compensation speed as compared to previously reported circuits. The proposed technique will be a promising solution in the area of image rejection to increase both the speed and accuracy of future DCRs.