• Korean Journal of Materials Research
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• v.29 no.8
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• pp.463-468
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• 2019

The electrical and interfacial properties of $HfO_2/Al_2O_3$ and $Al_2O_3/HfO_2$ dielectrics on AlN/p-Ge interface prepared by thermal atomic layer deposition are investigated by capacitance-voltage(C-V) and current-voltage(I-V) measurements. In the C-V measurements, humps related to mid-gap states are observed when the ac frequency is below 100 kHz, revealing lower mid-gap states for the $HfO_2/Al_2O_3$ sample. Higher frequency dispersion in the inversion region is observed for the $Al_2O_3/HfO_2$ sample, indicating the presence of slow interface states A higher interface trap density calculated from the high-low frequency method is observed for the $Al_2O_3/HfO_2$ sample. The parallel conductance method, applied to the accumulation region, shows border traps at 0.3~0.32 eV for the $Al_2O_3/HfO_2$ sample, which are not observed for the $Al_2O_3/HfO_2$ sample. I-V measurements show a reduction of leakage current of about three orders of magnitude for the $HfO_2/Al_2O_3$ sample. Using the Fowler-Nordheim emission, the barrier height is calculated and found to be about 1.08 eV for the $HfO_2/Al_2O_3$ sample. Based on these results, it is suggested that $HfO_2/Al_2O_3$ is a better dielectric stack than $Al_2O_3/HfO_2$ on AlN/p-Ge interface.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.260-260
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• 2009

초박형 절연막은 현재 다양한 전자소자의 제작과 향상을 위하여 활용되고 있으며, 일반적인 화학 기상 증착 방법으로는 균일도를 확보하기 어려운 문제점을 가지고 있다. 본 논문에서는 디스플레이의 구동소자로 활용되는 박막 트랜지스터의 특성 향상과 비휘발성 메모리 소자의 터널링 박막에 응용하기 위하여 초박형 실리콘 옥시나이트라이드 박막의 증착과 이의 특성을 분석하였다. 실리콘 옥시나이트라이드 박막은 실리콘 산화막에 질소가 주입되어 있는 형태로 실리콘 산화막과 실리콘 계면상에 존재하는 질소는 터널링 전류와 결함 형성을 감소시키며, bulk 내에 존재하는 질소는 단일 실리콘 산화막에 비해 더 두꺼운 박막을 커패시턴스의 감소없이 이용할 수 있는 장점이 있다. 플라즈마 처리 기법을 이용하였을 경우에는 초박형의 균일한 박막을 얻을 수 있으며, 본 연구에서는 이산화질소 플라즈마를 이용하여 활성화된 질소 및 산소 라디칼들이 실리콘 계면을 개질하여 초박형 실리콘 옥시나이트라이드 박막을 형성활 수 있다. 플라즈마 처리 시간과 RF power의 변화에 따라 형성된 실리콘 옥시나이트라이드 박막의 두께 및 광학적 특성은 엘립소미터를 통하여 분석하였으며, 전기적인 특성은 금속-절연막-실리콘의 MIS 구조를 형성하여 커패시턴스-전압 곡선과 전류-전압 곡선을 사용하여 평가하였다. 이산화질소 플라즈마 처리 방법을 사용한 실리콘 옥시나이트라이드 박막을 log-log 스케일로 시간과 박막 두께의 함수로 전환해보면 선형적인 증가를 나타내며, 이는 초기적으로 증착률이 높고 시간이 지남에 따라 두께 증가가 포화상태에 도달함을 확인할 수 있다. 실리콘 옥시나이트라이드 박막은 초기적으로 산소의 함유량이 많은 형태의 박막으로 구성되며, 시간의 증가에 따라서 질소의 함유량이 증가하여 굴절률이 높고 더욱 치밀한 형태의 박막이 형성되었으며, 이는 시간의 증가에 따라 플라즈마 챔버 내에 존재하는 활성종들은 실리콘 박막의 개질을 통한 실리콘 옥시나이트라이드 박막의 두께 증가에 기여하기 보다는 형성된 박막의 내부적인 성분 변화에 기여하게 된다. 이산화질소 플라즈마 처리 시간의 변화에 따라 형성된 박막의 정기적인 특성의 경우, 2.3 nm 이상의 실리콘 옥시나이트라이드 박막을 가진 MIS 구조에서 accumulation과 inversion의 특성이 명확하게 나타남을 확인할 수 있다. 아산화질소 플라즈마 처리 시간이 짧은 실리콘 옥시나이트라이드 박막의 경우 전압의 변화에 따라 공핍영역에서의 기울기가 현저히 감소하며 이는 플라즈마에 의한 계면 손상으로 계면결합 전하량이 증가에 기인한 것으로 판단된다. 또한, 전류-전압 곡선을 활용하여 측정한 터널링 메카니즘은 2.3 nm 이하의 두께를 가진 실리콘 옥시나이트라이드 박막은 직접 터널링이 주도하며, 2.7 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막은 F-N 터널링이 주도하고 있음을 확인할 수 있다. 즉, 2.5 nm 두께를 경계로 하여 실리콘 옥시나이트라이드 박막의 터널링 메카니즘이 변화함을 확인할 수 있다. 결론적으로 2.3 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막에서 전기적인 안정성을 확보할수 있어 박막트랜지스터의 절연막으로 활용이 가능하며 2.5 nm 두께를 경계로 터널링 메커니즘이 변화하는 특성을 이용하여 비휘발성 메모리 소자 제작시 전하 주입 및 기억 유지 특성을 확보를 위한 실리콘 옥시나이트라이드 터널링 박막을 효과적으로 선택하여 활용할 수 있다.

• Journal of the Korean Vacuum Society
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• v.10 no.1
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• pp.44-50
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• 2001

Metal oxide semiconductor (MOS) structures containing nanocrystals are fabricated by using rapid thermal oxidations of amorphous silicon films. The amorphous films are deposited either by electron beam deposition method or by electron beam deposition assisted by Ar ion beam during deposition. Post oxidation of e-beam deposited film results in relatively small hysteresis of capacitance-voltage (C-V) and the flat band voltage shift, $\DeltaV_{FB}$ is less than 1V indicative of the formation of low density nanocrystals in $SiO_2$ near $SiO_2$/Si interface. By contrast, we observe very large hysteresis in C-V characteristics for oxidized ion-beam assisted e-beam deposited sample. The flat band voltage shift is larger than 22V and the hysteresis becomes even broader as increasing injection times of holes at accumulation condition and electrons at inversion condition. The result indicates the formation of slow traps in $SiO_2$ near $SiO_2$/Si interface which might be related to large density nanocrystals. Roughly estimated trap density is $1{\times}10^{13}cm^{-2}$. Such a large hysteresis may be explained in terms of the activation of adatom migration by Ar ion during deposition. The activated migration may increase nucleation rate of Si nuclei in amorphous Si matrix. During post oxidation process, nuclei grow into nanocrystals. Therefore, ion beam assistance during deposition may be very feasible for MOS structure containing nanocrystals with large density which is a basic building block for single electron memory device.