• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.608-611
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• 2008

정보화 사회가 진행되어감에 따라 카메라 센서, 디지털 카메라, 휴대폰, 영상 관련디지털 기기들이 증가하고 이로 인하여 영상정보 서비스 기술의 중요성이 크게 부각되었다. 특히 멀티미디어 응용서비스 기술에서는 영상 정보가 필수적인데, 그 영상 정보의 양이 너무 방대하여 압축 부호화를 하여 사용되고 있다. 본 논문에서는 정지영상압축 방법 중 JPEG표준에서 제시한 4가지 동작 모드 중 베이스라인을 기반으로 하는 JPEG 알고리즘을 연구하여 Motion JPEG에서 동작 가능한 디코더를 C언어를 통해 시뮬레이션하고 최적화된 결과를 VHDL로 구현하였다. Motion JPEG의 무선전송 환경에 적용 가능한 불규칙한 스트리밍 방식의 입력데이터의 처리가 가능한 파이프라인 구조로 설계하였다. 설계결과 Xilinx XC3S1000 FG676-4 환경에서 66.130MHz의 동작속도를 나타내었고 최초 223클록의 딜레이 이후 매 클록마다 화소데이터를 얻을 수 있었다 Motion JPEG 디코더를 설계하는데 사용된 게이트는 총 54,143개이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.781-784
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• 2007

정보화 사회가 진행되어감에 따라 카메라 센서, 디지털 카메라, 휴대폰, 영상 관련디지털 기기들이 증가하고 이로 인하여 영상정보 서비스 기술의 중요성이 크게 부각되었다. 특히 멀티미디어 응용서비스 기술에서는 영상 정보가 필수적인데, 그 영상 정보의 양이 너무 방대하여 압축 부호화를 하여 사용되고 있다. 본 논문에서는 정지영상압축 방법 중 JPEG표준에서 제시한 4가지 동작 모드 중 베이스라인을 기반으로 하는 JPEG압축 알고리즘을 연구하여 허프만 인코더의 메모리 사이즈를 줄인 엔트로피 인코더를 C언어를 통해 시뮬레이션하고 최적화된 결과를 VHDL로 구현하여 향후 디코더나 Motion JPEG연구에 응용 가능하도록 연구 및 분석, 평가 하였다. 설계결과 11-bit 한 입력 데이터가 처리되는데 5-clock이 소요 되었고 Xilinx xc3s1000 환경에서 21,962개의 게이트 수와 74.212MHz의 동작 속도를 나타내었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.481-484
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• 2005

본 논문에서는 부동소수점 연산을 사용하면서도 빠른 처리속도를 가지는 신경망의 파이프라인 설계를 제안한다. 부동소수점 연산은 고정소수점 연산보다 느린 처리속도와 많은 면적으로 일반적인 하드웨어 구현에서 잘 사용되지 않지만, 제안된 구조에서는 고정소수점 연산보다 더 정확한 값을 계산할 수 있는 부동소수점 연산을 사용하며 부동소수점의 느린 처리 속도를 보완할 수 있도록 파이프라인 구조를 사용한다. 파이프라인 구조의 성능을 검증하기 위해 2 가지의 서로 다른 구조의 신경망을 사용한다. 실험 환경으로는 Xilinx XC2V8000 칩과 Xilinx ISE 6.2 의 합성 도구를 사용한다. 실험 결과는 파이프라인 구조일 때의 신경망은 각각 7 클럭, 8 클럭이 소요되고, 파이프라인 구조가 아닐 때 각각의 신경망은 77 클럭, 84 클럭으로써 파이프라인 구조일 때 약 10 배의 빠른 처리를 가진다.

• 한국신재생에너지학회:학술대회논문집
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• 2011.11a
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• pp.93-93
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• 2011

Nanostructures consisting of $TiO_2$ particles as a core and carbon as a shell ($TiO_2$@C) were prepared by heat treatment of $TiO_2$ nanoparticles at high temperature in a methane atmosphere. X-ray diffraction and transmission electron microscopy showed that a carbon shell layer was formed well. These structures were used as supports for platinum nanoparticles and the hybrid particles exhibit improved catalytic activity and stability toward ORR compared to Pt on a carbon black (Vulcan XC-72R). It is likely that enhanced catalytic properties of the Pt on $TiO_2$@C could be due to the stability of the core-shell support in comparison with carbon black support.

• 한국신재생에너지학회:학술대회논문집
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• 2011.11a
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• pp.92.2-92.2
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• 2011

차세대 에너지로 연료전지가 각광을 받고 있는 현재, 세계 각국에서는 연료전지의 상용화를 위해 노력하고 있다. 그러나 촉매분야에서 백금계 촉매의 사용량의 문제에 따른 매장량 한계점과 귀금속이라는 문제점이 존재하기 때문에 이에 대하여 대책강구가 필요한 시점이다. 이에 백금 촉매의 활성을 증대하고자 나노 크기의 제어 연구가 진행되고 있다. 또한, 촉매의 구조적인 면에 따라 촉매의 활성이 달라지는 점을 착안하여 백금계의 나노 형상 조절 연구와 백금계 촉매를 대체할 비백금계의 촉매 개발 연구가 활발히 진행되어지고 있다. 이에 본 연구는 백금계 촉매 중 Pd을 polyol process에 의한 나노 형상 조절을 통하여 단위 질량당(or 단위 부피당)촉매의 활성을 높이고자 하였다. 여기서 새로이 도입된 환원제는 Glycerol을 이용하였으며, {111}면이 많이 드러난 Pd 나노입자를 형성하였다. 이에 따라 나노 형상 조절이 된 Pd촉매를 이용하여 상용화된 촉매(Pd/C(XC-72R))에 비하여 전기화학적인 특성의 차이와 Pd 촉매의 촉매적 특성의 효과를 보고자 한다.

• Bulletin of the Korean Chemical Society
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• v.31 no.11
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• pp.3145-3150
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• 2010

Ruthenium catalysts modified by selenium have been introduced as alternative materials to Pt in Direct methanol fuel cells (DMFCs). RuSe nano-particles were synthesized on the Vulcan XC72R carbon supports via polyol method. The prepared catalysts were electrochemically and physically characterized by cyclic voltammetry (CV,) linear sweep voltammetry, methanol tolerance test, X-ray diffraction (XRD), Transmission electron microscopy (TEM), Energydispersive Spectrometer (EDS) and X-ray photoelectron spectroscopy (XPS). Increasing the Se concentration up to 20 at % increased the electro-catalytic activity for the oxygen reduction. By increasing Se amount, Ru metallic form on the surface was increased. The $Ru_{80}Se_{20}$/C catalysts showed the highest oxygen reduction reaction (ORR) activity and outstanding methanol tolerant property in half cell tests as well as single cell test.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.409-411
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• 2015

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

• Proceedings of the KIPE Conference
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• 2005.07a
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• pp.479-482
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• 2005

본 연구는 알루미늄 단조 라인의 가열로 컨베이어에 적용된 6관절 이송용 로봇에 Machine Vision System을 구축 한 것으로 이송용 로봇이 작업 대상물을 적재하기 위한 위치정보를 획득하고 재처리하여 로봇 컨트롤러에 제공하는 비주얼가이던스 기법을 연구하여 이를 적용하였다. 적용된 Machine Vision System이 실제 구동에 있어서 안정함을 확인하였다. Machine Vision System에 적용된 CCD 센서로는 Sony사의 XC-HR50이 적용되었으며 Frame Grabber는 Matrox Meter II 카드가 적용되었다. Machine Vision System 제어기로는 범용PC(2.4Ghz, Windows 2000)를 사용하였으며 제어Software는 Microsoft 사의 Visual Basic 6.0 version을 사용하였다.

• Journal of Power Electronics
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• v.14 no.5
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• pp.937-945
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• 2014

This paper presents an optimized space vector pulse-width modulation (OSVPWM) technique for a five-level cascaded H-bridge (CHB) inverter. The space vector diagram of the five-level CHB inverter is optimized by resolving it into inner and outer two-level space vector hexagons. Unlike conventional space vector topology, the proposed technique significantly reduces the involved computational time and efforts without compromising the performance of the five-level CHB inverter. A further optimized (FOSVPWM) technique is also presented in this paper, which significantly reduces the complexity and computational efforts. The developed techniques are verified through MATLAB/SIMULINK. Results are compared with sinusoidal pulse-width modulation (SPWM) to prove the validity of the proposed technique. The proposed simulation system is realized by using an XC3S400 field-programmable gate array from Xilinx, Inc. The experiment results are then presented for verification.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.34C no.12
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• pp.9-19
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• 1997

This paper describes the design and FPGA implementation of a system control unit within a multiprocessor chip which can be used as a node processor ina massively parallel processing (MPP) caches, memory management units, a bus unit and a system control unit. Major functions of the system control unit are locking/unlocking of the shared variables of protected access, synchronization of instruction execution among four integer untis, control of interrupts, generation control of processor's status, etc. The system control unit was modeled in very high level using verilog HDL. Then, it was simulated and verified in an environment where trap handler and external interrupt controller were added. Functional blocks of the system control unit were changed into RTL(register transfer level) model and synthesized using xilinx FPGA cell library in synopsys tool. The synthesized system control unit was implemented by Xilinx FPGA chip (XC4025EPG299) after timing verification.