• 전자공학회논문지
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• 제49권12호
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• pp.156-163
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• 2012

최근 들어 정보은닉기술에 대한 필요성이 많이 증가되고 있으며 국제치안, 군사 그리고 의료영상 등의 분야에서 그 예를 많이 볼 수 있다. 본 논문에서는 한 픽셀의 다수 MSB(MSBs: Most Significant Bits)의 Parity Bit를 이용하여 gray영상에 대해 정보를 은닉하는 방법을 제안한다. 스테가노그라피(Steganography) 분야에서 많은 연구들이 LSB 대체(Substitution), XOR연산을 채용하여 연구되어왔으며 궁극적인 목적은 낮은 복잡도와 높은 은닉용량, 동시에 화질의 저하를 최소화하는 것이다. 하지만 LSB 대체 방법은 높은 은닉용량을 가짐에도 불구하고 너무나 간단한 작업으로 인해 안전하지 못하다. 또한 XOR연산을 이용한 방법들은 픽셀 수 대비 약 75%의 은닉률을 달성하였다. 제안된 방법에서 각 픽셀의 LSB(Least Significant Bit)는 비밀메시지 1비트와 해당 픽셀의 7 MSBs의 Parity Bit와 XOR 연산된다. 제안한 방법은 대칭키 프로토콜의 개념을 스테가노그라피에 적용한 것이며 대칭키를 자기참조에 의해 생성하도록 하였다. 제시한 방법은 기존의 XOR방법들에 비해 은닉률이 25% 높으며 원본 대비 픽셀의 LSB 반전률이 약 6%정도 개선되는 효과를 보였다.

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 2004년도 High Temperature Superconductivity Vol.XIV
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• pp.64-64
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• 2004

• 정보보호학회논문지
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• 제24권1호
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• pp.41-50
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• 2014

본 논문에서는 가우시안 정규기저를 갖는 유한체 $GF(2^n)$의 곱셈기 오류 탐지 방법을 제시한다. 제안하는 오류 탐지 방법은 하드웨어로 단순하게 구성된다. 즉 n-bit 출력 직렬 곱셈기에서는 1 개의 AND gate, n+1 개의 XOR gate, 그리고 1 개의 1-bit register로 구성되며, 병렬 곱셈기의 경우 n 개의 AND gate와 2n-1 개의 XOR gate로 구성된다. 제안하는 방법은 C=AB 연산에 홀수개의 오류가 발생하는 경우 탐지가 된다.

• 전자공학회논문지
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• 제50권8호
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• pp.136-142
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• 2013

DDR4와 같은 고속동작을 위한 메모리 제품에서, 데이타의 신뢰도 증가를 위해 CRC 기능이 추가되었다. 기존의 CRC 방식은 많은 부가회로 면적과 지연시간이 요구되기 때문에 고속동작의 메모리 제품에서 CRC 계산을 위한 내부 타이밍 마진의 부족현상이 증가한다. 따라서 본 논문에서는 이러한 문제를 해결할 수 있도록 matrix형 CRC 방법을 제시하고 CRC 계산을 빠르게 할 수 있는 XOR/XNOR 게이트를 제시하였다. matrix형 CRC는 모든 홀수 비트오류를 검출 가능하며, 4의 배수비트 오류를 제외한 짝수비트오류도 검출가능하다. 또한 단일오류(single error)에 대해서는 오류 정정이 가능하여 메모리 제품과 시스템간의 CRC 오류로 인한 데이터 재 전송의 부하를 감소시킬 수 있다. 또한 기존 방식대비 부가회로면적을 57% 개선할 수 있다. 제안한 XOR/XNOR는 6개의 TR.(트랜지스터)로 구성하였으며, 기존의 CRC 대비 35%의 면적 오버헤드를 감소시킬 수 있으며, 50%의 게이트 지연을 감소시킬 수 있다.

• Journal of the Optical Society of Korea
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• 제19권3호
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• pp.222-227
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• 2015

We propose a new and potentially integrable scheme for the realization of an all-optical binary full adder employing two XOR gates, two AND gates, and one OR gate. The XOR gate is realized using a Mach-Zehnder interferometer (MZI) based on a semiconductor optical amplifier (SOA). The AND and OR gates are based on the nonlinear properties of a semiconductor optical amplifier. The proposed scheme is driven by two input data streams and a carry bit from the previous less-significant bit order position. In our proposed design, we achieve extinction ratios for Sum and Carry output signals of 10 dB and 12 dB respectively. Successful operation of the system is demonstrated at 10 Gb/s with return-to-zero modulated signals.

• 한국통신학회논문지
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• 제24권12B호
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• pp.2415-2423
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• 1999

We propose a new optical method which conceals the data of authorized persons by encryption before they are stored or compared in the pattern recognition system for security systems. This proposed security system is made up of two subsystems : a proposed optical encryption system and a pattern recognition system based on the JTC which has been shown to perform well. In this system, each image of authorized persons as a reference image is stored in memory units through the proposed encryption system. And if a fingerprint image is placed in the input plane of this security system for access to a restricted area, the image is encoded by the encryption system then compared with the encrypted reference image. Therefore because the captured input image and the reference data are encrypted, it is difficult to decrypt the image if one does not know the encryption key bit stream. The basic idea is that the input image is encrypted by performing optical XOR operations with the key bit stream that is generated by digital encryption algorithms. The optical XOR operations between the key bit stream and the input image are performed by the polarization encoding method using the polarization characteristics of LCDs. The results of XOR operations which are detected by a CCD camera should be used as an input to the JTC for comparison with a data base. We have verified the idea proposed here with computer simulations and the simulation results were also shown.

• Progress in Superconductivity
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• 제7권1호
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• pp.36-40
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• 2005

The problem of fluctuation-induced digital errors in a rapid single flux quantum (RSFQ) circuit has been a very important issue. In this work, we calculated the bit error rate of an RSFQ switch used in superconductive arithmetic logic unit (ALU). RSFQ switch should have a very low error rate in the optimal bias. Theoretical estimates of the RSFQ error rate are on the order of $10^{-50}$ per bit operation. In this experiment, we prepared two identical circuits placed in parallel. Each circuit was composed of 10 Josephson transmission lines (JTLs) connected in series with an RSFQ switch placed in the middle of the 10 JTLs. We used a splitter to feed the same input signal to both circuits. The outputs of the two circuits were compared with an RSFQ exclusive OR (XOR) to measure the bit error rate of the RSFQ switch. By using a computerized bit-error-rate test setup, we measured the bit error rate of $2.18{\times}10^{-12}$ when the bias to the RSFQ switch was 0.398 mA that was quite off from the optimum bias of 0.6 mA.

• 정보보호학회논문지
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• 제12권5호
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• pp.87-93
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• 2002

SHACAL은 NESSIE 프로젝트에 발표된 블록 암호로서 국제 해쉬 표준인 SHA-1에 기반한다. SHACAL은 XOR 연산, 덧셈에 대한 modular 연산 및 비트별 계산 가능한 부울 함수를 사용한다. 이러한 연산들과 부울 함수의 사용은 차분 공격을 어렵게 만든다. 즉, 비교적 높은 확률을 가지는 긴 라운드의 차분 특성식을 찾기 힘들게 한다. 그러나 SHACAL은 높은 확률의 짧은 차분 특성식들을 가지고 있으며, 이를 이용하여 36-step 부메랑 distinguisher를 꾸밀 수 있다. 본 논문에서는 36-step 부메랑 distinguisher를 이용하여 다양한 키 길이를 가지는 SHACAL의 축소된 라운드에 대한 확장된 부메랑 공격을 소개한다. 공격 결과를 요약하면 256 비트 키를 사용하는 39-step SHACAL과 512 비트 키를 사용하는 47-step SHACAL은 확장된 부메랑 공격이 가능하다.

• 전자공학회논문지SC
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• 제38권3호
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• pp.40-46
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• 2001

본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit， 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.