• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2012년도 추계총회 및 학술대회 논문집
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• pp.123-123
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• 2012

최근 연구되고 있는 TSV(Through Silicon Via) 기술은 Si 웨이퍼 상에 직접 전기적 연결 통로인 관통홀을 형성하는 방법으로 칩간 연결거리를 최소화 할 수 있으며, 부피의 감소, 연결부 단축에 따른 빠른 신호 전달을 가능하게 한다. 이러한 TSV 기술은 최근의 초경량화와 고집적화로 대표되는 전자제품의 요구를 만족시킬 수 있는 차세대 실장법으로 기대를 모으고 있다. 한편, 납땜 재료의 주 원료인 주석은 주로 반도체 소자의 제조, 반도체 칩과 기판의 접합 및 플립 칩 (Flip Chip) 제조시의 범프 형성 등 반도체용 배선재료에 널리 사용되고 있다. 최근에는 납의 유해성 때문에 대부분의 전자제품은 무연솔더를 이용하여 제조되고 있지만, 주석을 이용한 반도체 소자가 고밀도화, 고 용량화 및 미세피치(Fine Pitch)화 되고 있기 때문에, 반도체 칩의 근방에 배치된 주석으로부터 많은 알파 방사선이 방출되어 메모리 셀의 정보를 유실시키는 소프트 에러 (Soft Error)가 발생되는 위험이 많아지고 있다. 이로 인해, 반도체 소자 및 납땜 재료의 주 원료인 주석의 고순도화가 요구되고 있으며, 특히 알파 방사선의 방출이 낮은 로우알파솔더 (Low Alpha Solder)가 요구되고 있다. 이에 따라 본 연구는 4인치 실리콘 웨이퍼상에 직경 $60{\mu}m$, 깊이 $120{\mu}m$의 비아홀을 형성하고, 비아 홀 내에 기능 박막증착 및 전해도금을 이용하여 전도성 물질인 Cu를 충전한 후 직경 $80{\mu}m$의 로우알파 Sn-1.0Ag-0.5Cu 솔더를 접합 한 후, 접합부 신뢰성 평가를 수행을 위해 고속 전단시험을 실시하였다. 비아 홀 내 미세구조와 범프의 형상 및 전단시험 후 파괴모드의 분석은 FE-SEM (Field Emission Scanning Electron Microscope)을 이용하여 관찰하였다. 연구 결과 비아의 입구 막힘이나 보이드(Void)와 같은 결함 없이 Cu를 충전하였으며, 고속전단의 경우는 전단 속도가 증가할수록 취성파괴가 증가하는 경향을 보였다. 본 연구를 통하여 전해도금을 이용한 비아 홀 내 Cu의 고속 충전 및 로우알파 솔더 볼의 범프 형성이 가능하였으며, 이로 인한 전자제품의 소프트에러의 감소가 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.193-193
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• 2012

In thin film silicon solar cells, p-i-n structure is adopted instead of p/n junction structure as in wafer-based Si solar cells. PECVD is the most widely used thin film deposition process for a-Si:H or ${\mu}c$-Si:H solar cells. Single-chamber PECVD system for a-Si:H solar cell manufacturing has the advantage of lower initial investment and maintenance cost for the equipment. However, in single-chamber PECVD system, doped and intrinsic layers are deposited in one plasma chamber, which inevitably impedes sharp dopant profiles at the interfaces due to the contamination from previous deposition process. The cross-contamination between layers is a serious drawback of single-chamber PECVD system. In this study, a new plasma process to solve the cross-contamination problem in a single-chamber PECVD system was suggested. In order to remove the deposited B inside of the plasma chamber during p-layer deposition, a high RF power was applied right after p-layer deposition with SiH4 gas off, which is then followed by i-layer, n-layer, and Ag top-electrode deposition without vacuum break. In addition to the p-i interface control, various interface control techniques such as FTO-glass pre-annealing in O2 environment to further reduce sheet resistance of FTO-glass, thin layer of TiO2 deposition to prevent H2 plasma reduction of FTO layer, and hydrogen plasma treatment prior to n-layer deposition, etc. were developed. The best initial solar cell efficiency using single-chamber PECVD system of 10.5% for test cell area of 0.2 $cm^2$ could be achieved by adopting various interface control methods.

• 센서학회지
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• 제11권6호
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• pp.342-349
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• 2002

본 논문에서는 새로운 방식의 금속 산화물 감지막의 형성 기술에 대해서 제안을 하였다. Sn 증착을 위해 사용된 기판은 Pt 전극을 가진 실리콘 웨이퍼를 이용하였다. 증착 방식은 금속 Sn이 연속적인 막이 아닌 island로만 형성된 상태로 하였다. 제안된 방식의 최적의 Sn 증착 조건을 구하기위해 Pt 전극간의 저항이 $1\;k{\Omega}$, $5\;k{\Omega}$, $10\;k{\Omega}$ 및 $50\;k{\Omega}$이 되도록 Sn을 증착하여 시료를 제작하였다. 또한 일반적인 방식과 새롭게 제안된 방식의 시료를 비교하기 위해서 Sn 막의 두께가 $1,500\;{\AA}$인 시료를 준비하였다. 이것들을 $700^{\circ}C$의 산소분위기에서 3시간 동안 산화를 하여 $SnO_2$를 형성하였다. 산화물 감지막들의 특성 평가를 위해서 SEM, XRD 및 AFM을 이용하였다. 분석을 통하여 $10\;k{\Omega}$의 시료($300\;{\AA}$)가 최적의 감지막 증착 조건임을 알았다. 또한 제조된 감지막을 다양한 농도의 부탄, 프로판 및 일산화탄소에 대해서 동작온도 $250^{\circ}C$, $300^{\circ}C$ 및 $350^{\circ}C$의 경우에 대해서 측정하였다. 그 결과 촉매를 첨가하지 않았음에도 불구하고 모든 가스에 대한 높은 감도 특성을 나타내었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.204-205
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• 2011

In thin film silicon solar cells, p-i-n structure is adopted instead of p/n junction structure as in wafer-based Si solar cells. PECVD is a most widely used thin film deposition process for a-Si:H or ${\mu}c$-Si:H solar cells. For best performance of thin film silicon solar cell, the dopant profiles at p/i and i/n interfaces need to be as sharp as possible. The sharpness of dopant profiles can easily achieved when using multi-chamber PECVD equipment, in which each layer is deposited in separate chamber. However, in a single-chamber PECVD system, doped and intrinsic layers are deposited in one plasma chamber, which inevitably impedes sharp dopant profiles at the interfaces due to the contamination from previous deposition process. The cross-contamination between layers is a serious drawback of a single-chamber PECVD system in spite of the advantage of lower initial investment cost for the equipment. In order to resolve the cross-contamination problem in single-chamber PECVD systems, flushing method of the chamber with NH3 gas or water vapor after doped layer deposition process has been used. In this study, a new plasma process to solve the cross-contamination problem in a single-chamber PECVD system was suggested. A single-chamber VHF-PECVD system was used for superstrate type p-i-n a-Si:H solar cell manufacturing on Asahi-type U FTO glass. A 80 MHz and 20 watts of pulsed RF power was applied to the parallel plate RF cathode at the frequency of 10 kHz and 80% duty ratio. A mixture gas of Ar, H2 and SiH4 was used for i-layer deposition and the deposition pressure was 0.4 Torr. For p and n layer deposition, B2H6 and PH3 was used as doping gas, respectively. The deposition temperature was $250^{\circ}C$ and the total p-i-n layer thickness was about $3500{\AA}$. In order to remove the deposited B inside of the vacuum chamber during p-layer deposition, a high pulsed RF power of about 80 W was applied right after p-layer deposition without SiH4 gas, which is followed by i-layer and n-layer deposition. Finally, Ag was deposited as top electrode. The best initial solar cell efficiency of 9.5 % for test cell area of 0.2 $cm^2$ could be achieved by applying the in-situ plasma cleaning method. The dependence on RF power and treatment time was investigated along with the SIMS analysis of the p-i interface for boron profiles.

• 대한화장품학회지
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• 제31권2호
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• pp.153-159
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• 2005

본 연구는 한방제제의 구성 약재인 마황이라는 천연한방소재로부터 미백효과가 있는 화장품 원료를 개발하고자 하였다. 본 실험에서 마황추출물의 tyrosinase 억제 효과를 확인하고 마황추출 과정을 세분화하여 methylene chloride 및 물분획물을 얻었으며 이들을 가지고 다시 tyrosinase 억제 실험을 실시하였다. 그 결과 수층부분에서만 $0.2\%$ 농도에서 $60.6\%$의 tyrosinase 억제 효과를 보여주었으며 이후 수층부분만을 농축하여 L-DOPA 산화억제 실험 및 B-16 melanoma를 이용한 미백 실험을 실시하였다. 그 결과 마황추출물 $0.5\%$ 농도에서 $87\%$의 L-DOPA 산화억제 효과를 보여주었으며, $0.75\%$에서는 $98.8\%$의 억제효과를 보여주었다. 또한 B-16 melanoma에서는 $0.05\%$에서 $70.2\%$, $0.075\%$에서는 $79.9\%$의 억제효과를 보여주었다. 그리고 수층부분만을 농축한 마황추출물의 in vivo상에서의 미백 효과를 검증하기 위하여 마황추출물 $0.5\%$를 함유한 제형으로 미백 임상실험을 실시하였다. 그 결과 마황추출물을 함유한 제형에서 10주 경과 후에 육안 및 기기평가 모두에서 미백효과를 보여주었으며 통계적으로도 유의한 차이(p<0.05)를 보여주었다.

• 태양에너지
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• 제12권2호
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• pp.62-78
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• 1992

본 논문은 二(이)가열원 진공증착법을 이용하여 실리콘 웨이퍼의 온도를 190[$^{\circ}C$]로 유지한 상태에서 ITO 박막을 증착, 열처리한 후 $ITO_{(n)}/Si_{(p)}$ 태양전지를 제작하였고 그의 전기적 특성을 조사하였다. $In_2O_3$와 $S_nO_2$의 증착비율이 각각 91[mole %] 9[mole %]일 때 최대효율 11[%]의 태양전지를 제작 할 수 있었다. 제작된 전지는 열처리 시간과 온도에 따라 성능이 향상되지만 약 600[$^{\circ}C$] 이상의 온도, 15분 이상의 열처리 시간에서는 오히려 박막의 각종 결함의 증가로 인한 감소현상을 보였다. 제작한 전지의 광 응답 특성을 조사하였는데 열처리온도를 증가시킴에 따라 미소하나마 장파장 영역으로 그 peak값이 이동함을 알 수 있었다. X선 회절현상을 통해 열처리온도에 따른 결정성장이 증대하여 단결정 쪽으로 이동해 감을 확인할 수 있었다. 본 실험에서 제작한 $ITO_{(n)}/Si_{(p)}$ 태양전지에 대하여 특성을 조사한 바 다음과 같은 결과를 얻었다. $100[mW/cm^2]$의 태양광 에너지 조사하에서 단락전류 : ISC=31 $[mW/cm^2]$ 개방전압 : VOC=460[mV] 충실도 : FF=0.71 변환효율 : ${\eta}$=11[%].

• 비파괴검사학회지
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• 제36권1호
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• pp.18-26
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• 2016

반도체 산업은 우리나라 주력산업중 하나로 매년 꾸준한 성장세를 보이며 지속적인 성장을 하고 있다. 이러한 반도체 산업에서의 중요한 기술은 소자의 고 집적화이다. 이는 면적당 메모리 용량을 증가시키는 것으로 핵심역할을 하는 것이 바로 포토리소그래피 기술이다. 포토리소그래피란 마스크의 표면에 빛을 쬐어 생기는 그림자를 웨이퍼 상에 인쇄하는 기술이며 반도체 제조공정에서의 가장 중요한 공정이다. 이러한 공정을 통해 나온 패터닝을 분석 시에 폭과 단차의 균일성을 측정한다. 이에 따라 본 논문은 포토리소그래피 공정이 적용된 시험편 패터닝에 폭과 판 사이와의 단차를 투과형 디지털 홀로그래피를 구성하여 측정하고자 한다. 투과형 디지털 홀로그래피 간섭계를 구성하고 시험편에 임의의 9포인트를 설정하여 각 포인트를 측정하고 상용장비인 SEM (scanning electron microscopy)과 alpha step으로 측정한 결과와 비교하고자 한다. 투과형 디지털 홀로그래피는 측정시간이 타 기법에 비에 짧다는 장점과 배율렌즈를 사용하기 때문에 저 배율에서 고 배율로 변경하여 측정할 수 있는 장점을 가지고 있다. 실험 결과로부터 투과형 디지털 홀로그래피가 포토 리소그래피가 적용된 패터닝 측정에 유용한 기술임을 확인할 수 있었다.

• 전기전자학회논문지
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• 제26권3호
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• pp.422-429
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• 2022

조도센서 칩은 아날로그 회로의 트리밍이나 디지털 레지스터의 초기 값을 셋팅하기 위해 소용량의 eFuse(electrical Fuse) OTP(One-Time Programmable) 메모리 IP(Intellectual Property)를 필요로 한다. 본 논문에서는 1.8V LV(Low-Voltage) 로직 소자를 사용하지 않고 3.3V MV(Medium Voltage) 소자만 사용하여 128비트 eFuse OTP IP를 설계하였다. 3.3V 단일 MOS 소자로 설계한 eFuse OTP IP는 1.8V LV 소자의 gate oxide 마스크, NMOS와 PMOS의 LDD implant 마스크에 해당되는 총 3개의 마스크에 해당되는 공정비용을 줄일 수 있다. 그리고 1.8V voltage regulator 회로가 필요하지 않으므로 조도센서 칩 사이즈를 줄일 수 있다. 또한 조도센서 칩의 패키지 핀 수를 줄이기 위해 프로그램 전압인 VPGM 전압을 웨이퍼 테스트 동안 VPGM 패드를 통해 인가하고 패키징 이후는 PMOS 파워 스위칭 회로를 통해 VDD 전압을 인가하므로 패키지 핀 수를 줄일 수 있다.

• 마이크로전자및패키징학회지
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• 제30권2호
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• pp.52-59
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• 2023

팬 아웃 웨이퍼 레벨 패키지의 Cu 재배선층 적용을 위해 Ti 확산방지층과 폴리벤즈옥사졸(polybenzoxazole, PBO) 절연층 사이의 계면 신뢰성을 평가하였다. PBO 경화 온도 및 고온/고습 시간에 따라 4점 굽힘 시험으로 정량적인 계면접착에너지를 평가하였고, 박리계면을 분석하였다. 175, 200, 및 225℃의 세 가지 PBO 경화 온도에 따른 계면접착에너지는 각각 16.63, 25.95, 16.58 J/m² 로 200℃의 경화 온도에서 가장 높은 값을 보였다. 박리표면에 대한 X-선 광전자 분광분석 결과, 200℃에서 PBO 표면의 C-O 결합의 분율이 가장 높으므로, M-O-C 결합이 Ti/PBO 계면접착 기구와 연관성이 높은 것으로 판단된다. 200℃에서 경화된 시편을 85℃/85% 상대 습도에서 500시간 동안 고온/고습 처리 하는 동안 계면접착에너지는 3 .99 J/m²까지 크게 감소하였다. 이는 고온/고습 처리동안 Ti/PBO 계면으로의 지속적인 수분 침투로 인해 계면 근처 PBO의 화학결합이 약해져서 weak boundary layer를 형성하기 때문으로 판단된다.