• 한국재료학회지
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• 제5권6호
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• pp.690-698
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• 1995

Oxidized Si wafer 위에 반응가스로 Si $H_4$과 Ge $H_4$을 사용하여 RTCVD(rapid thermal chemical vapor deposition)법으로 증착온도 450~5$50^{\circ}C$에서 다결정 S $i_{1-x}$G $e_{x}$ 박막을 증착하였다. 증착된 S $i_{1-x}$, G $e_{x}$ 박막은 증착온도와 Ge $H_4$Si $H_4$입력비 변화에 따른 Ge몰분율 변화와 증착속도에 대해 고찰하였으며, XRD와 AFM(atomic force microscopy)등을 이용하여 결정상과 표면거칠기 등을 조사하였다. 실험결과, 다결정 S $i_{1-x}$G $e_{x}$ 박막은 32~37 Kcal/mole의 활성화에너지 값을 가졌으며 증착속도는 증착온도와 입력비 중가에 따라 증가하였다. 또한 조성분석으로부터 입력비 감소와 증착온도 증가에 따라 Ge몰분율이 감소함을 알 수 있었다. 증착된 S $i_{1-x}$G $e_{x}$ 박막은 450, 475$^{\circ}C$에서 임력비가 0.05일때 비정질 형태로 존재하였으며 그 이외의 실험영역에서는 다결정 형태로 존재하였다. 기존의 다결정 Si 중착온도($600^{\circ}C$이상)와 비교하여 Ge $H_4$을 첨가함으로써 비교적 낮은온도(5$50^{\circ}C$이하) 영역에서 다결정 S $i_{1-x}$G $e_{x}$ 박막을 얻을 수 있었다. 또한 증착층의 표면거칠기를 측정한 결과, 증착온도와 입력비가 증가함에 따라 표면 거칠기( $R_{i}$ )가 증가함을 알 수 있었다.을 알 수 있었다.

• Korean Chemical Engineering Research
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• 제44권5호
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• pp.513-519
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• 2006

본 연구에서는 유리(glass)와 석영(quartz)을 재질로 사용하여 MEMS(micro-electro mechanical systems) 공정을 통해 전기영동(electrophoresis)을 위한 microchip을 제작하였다. UV 광이 실리콘(silicon)을 투과하지 못하는 점에 착안하여, 다결정 실리콘(polycrystalline Si, poly-Si) 층을 채널 이외의 부분에 증착시킨 광 차단판(optical slit)에 의해 채널에만 집중된 UV 광의 신호/잡음비(signal-to-noise ratio: S/N ratio)를 크게 향상시켰다. Glass chip에서는 증착된 poly-Si 층이 식각 마스크(etch mask)의 역할을 하는 동시에 접합표면을 적절히 형성하여 양극 접합(anodic bonding)을 가능케 하 였다. Quartz 웨이퍼에 비해 불순물을 많이 포함하는 glass 웨이퍼에서는 표면이 거친 채널 내부를 형성하게 되어 시료용액의 미세한 흐름에 영향을 미치게 된다. 이에 따라, HF와 $NH_4F$ 용액에 의한 혼합 식각액(etchant)을 도입하여 표면 거칠기를 감소시켰다. 두 종류의 재질로 제작된 채널의 형태와 크기를 관찰하였고, microchip electrophoresis에 적용한 결과, quartz과 glass chip의 전기삼투 흐름속도(electroosmotic flow velocity)가 0.5와 0.36 mm/s로 측정되었다. Poly-Si 층에 의한 광 차단판의 존재에 의해, peak의 S/N ratio는 quartz chip이 약 2배 수준, glass chip이 약 3배 수준으로 향상되었고, UV 최대흡광 감도는 각각 약 1.6배 및 1.7배 정도 증가하였다.

• 센서학회지
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• 제9권1호
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• pp.70-75
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• 2000

단결정 실리콘웨이퍼를 사용한 태양전지 제조에 있어 가장 큰 문제점은 재료의 높은 가격이다. 본 연구에서는 이러한 문제의 해결방안으로 현재 DRAM 소자 제조과정에서 폐기되는 웨이퍼를 리사이클링하여 태양전지를 제작하고 저가의 제조공정과 전지의 특성을 연구하였다. DRAM용 실리콘 웨이퍼는 비저항이 높고 두꺼워 태양전지 재료로서 부적합하나, 본 연구에서는 후면전계 (Back Surface Field) 형성, 표면 Texturing, 반사 방지막 형성 등의 공정들을 조합하여 효율향상을 위한 최적조건을 찾아내고, 두께변화에 따른 효율변화를 조사하였다. 최적화된 위의 모든 조건들을 적용하였을 때, $4\;cm^2$의 면적, $300\;{\mu}m$ 두께를 가지는 태양전지에서 단락전류밀도 ($J_{sc}$)는 $28\;mA/cm^2$, 개방전압 ($V_{oc}$) 0.51V, 충실도(Fill Factor)면에서는 0.53으로 가장 높은 값을 얻었고, 10% 이상의 효율을 확보할 수 있었다. 이와 같은 방법으로 폐기되는 실리콘 웨이퍼들을 재활용하여 실용성이 큰 저가의 단결정 실리콘 태양전지를 제작할 수 있는 방법을 확보할 수 있었다.

• Corrosion Science and Technology
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• 제9권6호
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• pp.276-280
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• 2010

Copper(Cu) as an interconnecting metal layer can replace aluminum (Al) in IC fabrication since Cu has low electrical resistivity, showing high immunity to electromigration compared to Al. However, it is very difficult for copper to be patterned by the dry etching processes. The chemical mechanical polishing (CMP) process has been introduced and widely used as the mainstream patterning technique for Cu in the fabrication of deep submicron integrated circuits in light of its capability to reduce surface roughness. But this process leaves a large amount of residues on the wafer surface, which must be removed by the post-CMP cleaning processes. Copper corrosion is one of the critical issues for the copper metallization process. Thus, in order to understand the copper corrosion problems in post-CMP cleaning solutions and study the effects of DC biases and post-CMP cleaning solution concentrations on the Cu film, a constant voltage was supplied at various concentrations, and then the output currents were measured and recorded with time. Most of the cases, the current was steadily decreased (i.e. resistance was increased by the oxidation). In the lowest concentration case only, the current was steadily increased with the scarce fluctuations. The higher the constant supplied DC voltage values, the higher the initial output current and the saturated current values. However the time to be taken for it to be saturated was almost the same for all the DC supplied voltage values. It was indicated that the oxide formation was not dependent on the supplied voltage values and 1 V was more than enough to form the oxide. With applied voltages lower than 3 V combined with any concentration, the perforation through the oxide film rarely took place due to the insufficient driving force (voltage) and the copper oxidation ceased. However, with the voltage higher than 3 V, the copper ions were started to diffuse out through the oxide film and thus made pores to be formed on the oxide surface, causing the current to increase and a part of the exposed copper film inside the pores gets back to be oxidized and the rest of it was remained without any further oxidation, causing the current back to decrease a little bit. With increasing the applied DC bias value, the shorter time to be taken for copper ions to be diffused out through the copper oxide film. From the discussions above, it could be concluded that the oxide film was formed and grown by the copper ion diffusion first and then the reaction with any oxidant in the post-CMP cleaning solution.

• 마이크로전자및패키징학회지
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• 제28권3호
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• pp.9-15
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• 2021

최근 반도체 소자의 소형화는 물리적 한계에 봉착했으며, 이를 극복하기 위한 방법 중 하나로 반도체 소자를 수직으로 쌓는 3D 패키징이 활발하게 개발되었다. 3D 패키징은 TSV, 웨이퍼 연삭, 본딩의 단위공정이 필요하며, 성능향상과 미세피치를 위해서 구리 본딩이 매우 중요하게 대두되고 있다. 본 연구에서는 대기중에서의 구리 표면의 산화방지와 저온 구리 본딩에 티타늄 나노 박막이 미치는 영향을 조사하였다. 상온과 200℃ 사이의 낮은 온도 범위에서 티타늄이 구리로 확산되는 속도가 구리가 티타늄으로 확산되는 속도보다 빠르게 나타났고, 이는 티타늄 나노 박막이 저온 구리 본딩에 효과적임을 보여준다. 12 nm 티타늄 박막은 구리 표면 위에 균일하게 증착되었고, 표면거칠기(R_q)를 4.1 nm에서 3.2 nm로 낮추었다. 티타늄 나노 박막을 이용한 구리 본딩은 200℃에서 1 시간 동안 진행하였고, 이후 동일한 온도와 시간 동안 열처리를 하였다. 본딩 이후 측정된 평균 전단강도는 13.2 MPa이었다.

• 공업화학
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• 제33권6호
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• pp.630-635
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• 2022

멜라민 스펀지를 열처리하여 제조된 질소함유 탄소 스펀지에 산화구리(CuO)를 무전해 도금하여 기판없이 작동하는 일산화질소(NO) 가스 센서를 제조하였다. 탄소 스펀지 표면의 CuO 함량은 도금 시간이 증가함에 따라 증가하였으나, NO 가스 흡착을 유도한다고 알려져 있는 질소의 함량은 CuO 표면 함량이 증가함에 따라 감소하였다. 미처리 탄소스펀지는 NO 가스에 대하여 18 min에 최대 저항 변화(5.0%)를 나타내었다. 반면에, CuO가 도금된 샘플(CuO30s-CS)은 8 min만에 최대 18.3%의 저항변화를 보였다. 이러한 NO 가스 감지 능력 향상은 CuO로 인하여 탄소 스펀지의 정공 캐리어 수 증가 및 전자전달 촉진에 기인하는 것으로 판단된다. 그러나, 60 s 동안 CuO 무전해 도금된 탄소 스펀지의 NO가스 감지 저항은 1.9%로 오히려 감소하였다. 이는 탄소 스펀지 표면에 CuO로 완전히 도금되어 NO 가스 흡착 능력이 떨어져 저항변화가 감소한 것으로 판단된다. 따라서, CuO가 도금된 탄소 스펀지는 빠르고 우수한 저항변화 특성을 가지고 있어 유용한 NO 가스 센서로 사용할 수 있으나, CuO가 탄소 스펀지 표면을 완전히 도금해서는 안 된다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.61-66
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• 2012

반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 화학적-기계적 연마(CMP: Chemical-Mechanical Planarization) 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 화학적-기계적 연마 공정의 중요성은 더욱 강조되고 있다. 화학적-기계적 연마공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 화학적-기계적 연마 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리(Slurry), 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. 패드 컨디셔닝이란 컨디셔너가 화학적-기계적 연마 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 화학적-기계적 연마 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 스크래치(Scratch) 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 유기박막을 표면에 증착하여 부식을 방지하고자 하였다. 컨디셔너 제작에 사용되는 금속인 니켈과 니켈 합금을 기판으로 하고, 증착된 유기박막으로는 자기조립단분자막(SAM: Self-Assembled Monolayer)과 불화탄소(FC: FluoroCarbon) 박막을 증착하였다. 자기조립단분자막은 2가지 전구체(Perfluoroctyltrichloro silane(FOTS), Dodecanethiol(DT))를 사용하여 기상 자기조립 단분자막 증착(Vapor SAM) 방법으로 증착하였고, 불화탄소막은 10 nm, 50 nm, 100 nm 두께로 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition, SRN-504, Sorona, Korea) 방법으로 증착하여 표면의 부식특성을 평가하였다. 표면 부식 특성은 동전위분극법(Potentiodynamic Polarization)과 전기화학적 임피던스 측정법(Electrochemical Impedance Spectroscopy(EIS)) 등의 전기화학 분석법을 사용하여 평가되었다. 또한 측정된 임피던스 데이터를 전기적 등가회로(Electrical Equivalent Circuit) 모델에 적용하여 부식 방지 효율을 계산하였다. 동전위분극법과 EIS의 결과 분석으로부터 유기박막이 증착된 표면의 부식전류밀도가 감소하고, 임피던스가 증가하는 것을 확인하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 추계학술대회 초록집
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• pp.47.2-47.2
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• 2010

텍스쳐링은 태양전지 표면에 어떠한 "요철"을 만들거나 거칠게 만들어 빛이 반사되는 면을 최대한 늘리는 구조를 만드는 공정으로 anti-reflection coating과 같이 태양전지에 입사되는 빛의 반사를 최소화 시키는데 그 목적이 있다. 단결정 실리콘 웨이퍼의 경우 표면에 피라미드 구조를 형성하는 것이 텍스쳐링 공정인데, 수산화칼륨과 이소프로필 알콜의 혼합용액으로 인해 식각되는 웨이퍼 표면이 작은 "pellet"으로 시작하여 그 크기와 수가 점점 증가하여 피라미드의 형태를 갖춰가는 방법으로 진행된다. 이와 같은 텍스쳐링 공정의 성패를 좌우하는 가장 큰 이슈는 "식각률"이다. 이 식각률에 영향을 주는 인자는 그 종류가 많으나 온도, 시간, KOH 농도(비율) 세 가지로 압축할 수 있다. 또 다른 요소인 Bath 내 chemical flow 및 Bubbling은 정량화하기 어렵고, 이용 장비가 변경되면 공정 조건 또한 변경되기 때문이다. 본 논문에서는 단결정 실리콘 웨이퍼에 적용하는 최적의 텍스쳐링 조건을 수립하기 위해 주요 공정변수를 온도, 시간, KOH 농도로 정하고, 다구치 방법을 사용하여 주요공정변수의 범위를 정하였으며, 보다 완벽한 강건설계를 위하여 3인자 3수준의 망소특성으로 설계하였다. 그 결과 반사율과 식각률의 경향성을 파악하여 주요 변수들 간 최적의 조건을 찾을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.319-325
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• 2017

Through silicon via (TSV) technology is extensively used in 3D IC integrations. The special structure of the TSV is realized by CMP (Chemically Mechanical Polishing) process with a high Cu removal rate and, low dishing, yielding fine topography without defects. In this study, we investigated the electrochemical behavior of copper slurries with various inhibitors in the Cu CMP process for advanced TSV applications. One of the slurries was carried out for the most promising process with a high removal rate (${\sim}18000{\AA}/Min$ @ 3 psi) and low dishing (${\sim}800{\AA}$), providing good microstructure. The effects of pH value and $H_2O_2$ concentration on the slurry corrosion potential and Cu static etching rate (SER) were also examined. The slurry formula with a pH of 6 and 2% $H_2O_2$, hadthe lowest SER (${\sim}75{\AA}/Min$) and was the best for TSV CMP. A novel Cu TSV CMP process was developed with two CMPs and an additional annealing step after some of the bulk Cu had been removed, effectively improving the condition of the TSV Cu surface and preventing the formation of crack defects by variations in wafer stress during TSV process integration.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.308-309
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• 2016

Reducing surface recombination is a critical factor for high efficiency silicon solar cells. The passivation process is for reducing dangling bonds which are carrier. Tunnel oxide layer is one of main issues to achieve a good passivation between silicon wafer and emitter layer. Many research use wet-chemical oxidation or thermally grown which the highest conversion efficiencies have been reported so far. In this study, we deposit ultra-thin tunnel oxide layer by PECVD (Plasma Enhanced Chemical Vapor Deposition) using $N_2O$ plasma. Both side deposit tunnel oxide layer in different RF-power and phosphorus doped a-Si:H layer. After deposit, samples are annealed at $850^{\circ}C$ for 1 hour in $N_2$ gas atmosphere. After annealing, samples are measured lifetime and implied Voc (iVoc) by QSSPC (Quasi-Steady-State Photo Conductance). After measure, samples are annealed at $400^{\circ}C$ for 30 minute in $Ar/H_2$ gas atmosphere and then measure again lifetime and implied VOC. The lifetime is increase after all process also implied VOC. The highest results are lifetime $762{\mu}s$, implied Voc 733 mV at RF-power 200 W. The results of C-V measurement shows that Dit is increase when RF-power increase. Using this optimized tunnel oxide layer is attributed to increase iVoc. As a consequence, the cell efficiency is increased such as tunnel mechanism based solar cell application.