• 반도체디스플레이기술학회지
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• 제23권2호
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• pp.107-113
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• 2024

Scheduling of semiconductor test facilities has been crucial since effective scheduling contributes to the profits of semiconductor enterprises and enhances the quality of semiconductor products. This study aims to solve the scheduling problems for the wafer burn-in test facilities of the semiconductor back-end process by utilizing simulation and deep reinforcement learning-based methods. To solve the scheduling problem considered in this study. we propose novel state, action, and reward designs based on the Markov decision process. Furthermore, a neural network is trained by employing the recent RL-based method, named proximal policy optimization. Experimental results showed that the proposed method outperformed traditional heuristic-based scheduling techniques, achieving a higher due date compliance rate of jobs in terms of total job completion time.

• 한국위성정보통신학회논문지
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• 제1권2호
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• pp.56-62
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• 2006

본 논문에서는 통신해양기상위성 Ka대역 위성통신중계기에 사용하기 위해 개발한 MMIC의 인증 시험에 대해 다루었다. 통신해양기상위성의 통신중계기에 사용될 Ka대역 능동부품은 총 12종의 MMIC를 이용하여 개발되었다. 12종의 MMIC중에는 저잡음 증폭기, 중전력 증폭기, 주파수 혼합기, 주파수 체배기, RF 스위치, 그리고 감쇄기 기능을 갖는 MMIC들이 포함되어 있다. MMIC의 제조 공정은 우주 인증된 시설인 미국 NGST사의 0.15um GaAs pHEMT공정을 이용하였으며, 지난 수십년간 많은 우주 산업 관련 부품 생산 경험을 가지고 있다. 제작된 모든 MMIC에 대하여 Visual Inspection을 수행하였으며, Wafer Lot Acceptance 판정을 위하여 SEM(Scanning Electron Microscope) Inspection을 수행하였다. MMIC의 동작 수명을 보증하기 위해 Test Fixture를 제작하여 $125^{\circ}C$의 온도에서240시간 동안의 Burn-in 시험과 1000시간 동안의 가속 수명 시험이 수행되었다. MMIC 부품의 성능 저하 또는 수명 단축의 가장 큰 요인인 pHEMT의 채널온도 상승을 확인하기 위하여 적외선 온도 측정 시험과 유한요소법을 이용한 pHEMT의 채널 온도 해석을 수행하였다.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.45-50
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• 2012

A family of multi-die DRAM packages was developed that incorporate the full functionality of an SODIMM into a single package. Using a common ball assignment analogous to the edge connector of an SODIMM, a broad range of memory types and assembly structures are supported in this new package. In particular DDR3U, LPDDR3 and DDR4RS are all supported. The center-bonded DRAM use face-down wirebond assembly, while the peripherybonded LPDDR3 use the face-up configuration. Flip chip assembly as well as TSV stacked memory is also supported in this new technology. For the center-bonded devices (DDR3, DDR4 and LPDDR3 ${\times}16$ die) and for the face up wirebonded ${\times}32$ LPDDR3 devices, a simple manufacturing flow is used: all die are placed on the strip in a single machine insertion and are sourced from a single wafer. Wirebonding is also a single insertion operation: all die on a strip are wirebonded at the same time. Because the locations of the power signals is unchanged for these different types of memories, a single consolidated set of test hardware can be used for testing and burn-in for all three memory types.