Kim, Jeong-Ho;Kim, Du-Hwi;Jin, Liyan;Ha, Pan-Bong;Kim, Young-Hee
JSTS:Journal of Semiconductor Technology and Science
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제11권2호
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pp.88-94
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2011
In this paper, we design a 1-kb OTP (Onetime programmable) memory IP in consideration of BCD process based EM (Electro-migration) and resistance variations of eFuse. We propose a method of precharging BL to VSS before activation of RWL (Read word-line) and an optimized design of read NMOS transistor to reduce read current through a non-programmed cell. Also, we propose a sensing margin test circuit with a variable pull-up load out of consideration for resistance variations of programmed eFuse. Peak current through the non-programmed eFuse is reduced from 728 ${\mu}A$ to 61 ${\mu}A$ when a simulation is done in the read mode. Furthermore, BL (Bit-line) sensing is possible even if sensed resistance of eFuse has fallen by about 9 $k{\Omega}$ in a wafer read test through a variable pull-up load resistance of BL S/A (Sense amplifier).
본 논문에서는 아날로그 트리밍용으로 사용되는 $0.18{\mu}m$ generic 공정 기반의 EM(Electro-Migration)과 eFuse의 저항 변동을 고려한 8bit eFuse OTP (One-Time Programmable) 메모리를 설계하였다. eFuse OTP 메모리는 eFuse에 인가되는 program power를 증가시키기 위해 external program voltage를 사용하였으며, 프로그램되지 않은 cell에 흐르는 read current를 낮추기 위해 RWL (Read Word-Line) activation 이전에 BL을 VSS로 precharging하는 방식과 read NMOS transistor를 최적화 설계하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 sensing margin test 회로를 설계하였다. 한편 eFuse link의 length를 split하여 eFuse OTP의 프로그램 수율 (program yield)을 높였다.
본 논문에서는 프로그램 된 eFuse 링크의 센싱 저항이 작으면서 기준 전압없이 BL 데이터를 센싱가능한 differential paired eFuse 셀을 사용하여 BCD 공정 기반의 8비트 eFuse OTP를 설계하였다. Differential eFuse OTP 셀의 프로그램 트랜지스터의 채널 폭은 $45{\mu}m$과 $120{\mu}m$으로 split하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 센싱 마진 테스터(sensing margin test) 회로를 구현하였다. $0.35{\mu}m$ BCD 공정을 이용하여 제작된 8bit eFuse OTP IP를 측정한 결과 프로그램 트랜지스터의 채널 폭이 $120{\mu}m$인 OTP IP의 수율이 $45{\mu}m$인 OTP IP보다 양호한 것으로 나타났다.
This paper presents a cascaded coil flux control based on a Current Source Parallel Resonant Push-Pull Inverter (CSPRPI) for Induction Heating (IH) applications. The most important problems associated with current source parallel resonant inverters are start-up problems and the variable response of IH systems under load variations. This paper proposes a simple cascaded control method to increase an IH system's robustness to load variations. The proposed IH has been analyzed in both the steady state and the transient state. Based on this method, the resonant frequency is tracked using Phase Locked Loop (PLL) circuits using a Multiplier Phase Detector (MPD) to achieve ZVS under the transient condition. A laboratory prototype was built with an operating frequency of 57-59 kHz and a rated power of 300 W. Simulation and experimental results verify the validity of the proposed power control method and the PLL dynamics.
본 논문에서는 program-verify-read 모드를 갖는 고신뢰성 24bit differential paired eFuse OTP 메모리를 설계하였다. 제안된 program-verify-read 모드에서는 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그리고 모의실험 결과 program-verify-read 모드에서 24-비트 differential paired eFuse OTP와 24-비트 듀얼 포트 eFuse OTP IP의 센싱 저항은 각각 $4k{\Omega}$과 $50k{\Omega}$으로 differential paired eFuse OTP의 센싱 저항이 작게 나왔다.
본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.
In the present study, the behavior of steel plate shear walls (SPSW) with variable column flexural stiffness is experimentally and numerically investigated. Altogether six one-bay one-story specimens, three moment resisting frames (MRFs) and three SPSWs, were designed, fabricated and tested. Column flexural stiffness of the first specimen pair (one MRF and one SPSW) corresponded to the value required by the design codes, while for the second and third pair it was reduced by 18% and 36%, respectively. The quasi-static cyclic test result indicate that SPSW with reduced column flexural stiffness have satisfactory performance up to 4% story drift ratio, allow development of the tension field over the entire infill panel, and cause negligible column "pull-in" deformation which indicates that prescribed minimal column flexural stiffness value, according to AISC 341-10, might be conservative. In addition, finite element (FE) pushover simulations using shell elements were developed. Such FE models can predict SPSW cyclic behavior reasonably well and can be used to conduct numerical parametric analyses. It should be mentioned that these FE models were not able to reproduce column "pull-in" deformation indicating the need for further development of FE simulations with cyclic load introduction which will be part of another paper.
본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.
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[게시일 2004년 10월 1일]
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