• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.353-353
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• 2014

본 연구에서는 Sputter를 이용하여 Room Temp.에서 증착된 NbOx 박막의 열처리에 따른 결정도를 분석하고, 이러한 결정도의 변화가 Metal Insulator Transition특성에 의한 Threshold switching에 어떠한 영향을 미치는 지에 대하여 연구하였다. NbOx 박막의 threshold switching 특성 분석을 위해, 1.4um의 TiN 위에 15nm의 NbOx를 증착하고 Top Electrode로 Pt를 증착하여 측정하였다. 증착된 NbOx는 Nb metal target으로 Reactive Sputter를 이용하여 Room Temp.에서 증착하였으며, 조성은 Partial Oxygen Pressure를 이용하여 조절하였다. 증착된 박막의 결정도는 TEM 및 XRD를 통하여 분석하였고 조성은 XPS를 이용하여 분석하였다. Sputter로 NbOx 증착 시 Partial Oxygen Pressure에 따른 조성을 XPS로 확인한 결과, Partial Oxygen Pressure 2%에서 NbOx의 조성을, 5%이상일 경우, Nb2O5의 조성을 가지는 것으로 확인되었다. Partial Oxygen Pressure 2%에서 증착한 NbOx 박막의 열처리에 따른 결정도를 분석한 결과, As-Dep상태에서는 amorphous상태였다가 600'C이상으로 1분간 열처리를 하였을 때 NbOx의 결정도가 증가함을 확인하였다. I-V 특성 측정 결과, 열처리 온도가 증가함에 따라 initial current가 점진적으로 증가하는 경향을 보이는데, 이는 열처리 시 amorphous상에서 poly-crystalline으로 미세구조의 변화가 일어나면서 grain boundary가 생성되며 생성된 grain boundary를 통해 leakage current가 증가하는 것으로 추측된다. 또한, 결정도가 증가함에 따라 electro-forming voltage가 감소하는 경향을 보이며 안정된 threshold switching 특성을 보이고 있다. 특히, 700'C 1분간 열처리 시에는 electro-forming 과정이 없이 threshold switching이 나타나는 현상이 관찰되었다. 이로 미루어 보아, threshold switching에서 나타나는 forming 현상은 local joule heating에 의해 박막이 결정화 되는 과정으로 추측된다. 결론적으로, 박막의 결정도가 initial current 및 Threshold switching 특성에 큰 영향을 미치는 것으로 예상된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.278.1-278.1
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• 2014

Organic materials have been explored as the gate dielectric layers in thin film transistors (TFTs) of backplane devices for flexible display because of their inherent mechanical flexibility. However, those materials possess some disadvantages like low dielectric constant and thermal resistance, which might lead to high power consumption and instability. On the other hand, inorganic gate dielectrics show high dielectric constant despite their brittle property. In order to maintain advantages of both materials, it is essential to develop the alternative materials. In this work, we manufactured nanocomposite gate dielectrics composed of organic material and inorganic nanoparticle and integrated them into organic TFTs. For synthesis of nanocomposite gate dielectrics, polyimide (PI) was explored as the organic materials due to its superior thermal stability. Candidate nanoprticles (NPs) of halfnium oxide, titanium oxide and aluminium oxide were considered. In order to realize NP concentration dependent electrical characteristics, furthermore, we have synthesized the different types of nanocomposite gate dielectrics with varying ratio of each inorganic NPs. To analyze gate dielectric properties like the capacitance, metal-Insulator-metal (MIM) structures were prepared together with organic TFTs. The output and transfer characteristics of organic TFTs were monitored by using the semiconductor parameter analyzer (HP4145B), and capacitance and leakage current of MIM structures were measured by the LCR meter (B1500, Agilent). Effects of mechanical cyclic bending of 200,000 times and thermally heating at $400^{\circ}C$ for 1 hour were investigated to analyze mechanical and thermal stability of nanocomposite gate dielectrics. The results will be discussed in detail.

• Journal of the Korean Vacuum Society
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• v.9 no.4
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• pp.341-345
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• 2000

We investigated the microstructures and the electrical properties of $ZrO_2$thin films deposited by reactive DC magnetron sputtering on (100) Si with different deposition conditions and annealing treatments. The refractive index of the $ZrO_2$ thin films increased with annealing temperatures and deposition powers, and approached to the ideal value of 2.0~2.2. The $ZrO_2$thin films deposited at the room temperature are amorphous, and the films are polycrystalline at the deposition temperature of $300^{\circ}C$. Both the thickness of the interfacial oxide layer and the root-mean-square (RMS) value of surface roughness increased upon annealing in the oxygen ambient. The Cmax value and leakage current value decreased with the increase of thickness of the interfacial oxide thickness.

• Journal of the Korean Vacuum Society
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• v.11 no.3
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• pp.135-140
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• 2002

In this paper, We deposited the BST thin-film on p-type (100)Si, (100)MgO and MgO/Si substrates respectively using RF magnetron sputtering method. After the BST thin-fil m was deposited, we performed RTA(rapid thermal anneal) at $600^{\circ}C$, oxygen atmosphere and 1 min. In the XRD measurement, we observed the (110) $Ba_{0.5}Sr_{0.5}TiO_3$ main peak in all samples and the peak intensity increased after post annealing. Then we manufactured a capacitor using Al Electrode and measured I-V, C-V. In C-V measurement result values for each substrate, dielectric constant was calculated 120 (bare Si), 305(MgO/Si), 310(MgO) respectively. A leakage current density was present less than 1 $\mu\textrm{A/cm}^2$ at applied fields below 0.3 MV/cm. In conclusion we confirmed that MgO/Si substrates give good results for BST thin-film deposition.

• Journal of the Korean Vacuum Society
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• v.6 no.1
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• pp.36-43
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• 1997

FECAPS(ferroelectric capacitors) have been fabricated by RF magnetron sputtering deposition of 3000$\AA$ PZT thin films on the Pt/Ti/$SiO_2$/Si substrates and post-annealing with the temperature of $550^{\circ}C$~$650^{\circ}C$ for 10 sec~50 sec in a RTA system. The electrical characteristics of the fabricated capacitors showed the highest dielectric constant and remanent polarization[${\varepsilon_r(1kHz)$=690, $2P_r$(-5V~5V sweep)=22$\mu$C/$ \textrm{cm}^2$] in the samples annealed at $650^{\circ}C$ for 30 sec, while the lowest tangent loss and leakage current [$tan\delta(\ge10kHz)\le0.02, \; J_i(5V)=3\mu\textrm{A}/\textrm{cm}^2$]in the samples annealed at $600^{\circ}C$ for 30 sec.

• Journal of the Korean Vacuum Society
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• v.9 no.4
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• pp.373-378
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• 2000

There was a great difference in the formation kinetics of $TiO_2$ and $Bi_2O_3$ on silicon, but the growth of bismuth titanate (BIT) thin film was mainly limited by the formation of $TiO_2$. As a result, the BIT film was easy to be lack of bismuth. The pulse injection metalorganic chemical vapor deposition (MOCVD) process was introduced in order to overcome this problem by recovering the insufficient bismuth content in the film. By this pulse injection method, bismuth content was increased and also the uniform in-depth composition of the film was attained with a abrupt $Bi_4Ti_3O_{12}/Si$ interface. In addition, the crystallinity of $Bi_4Ti_3O_{12}$ thin film prepared by pulse injection process was greatly improved and the leakage current density was lowered by 1/2~1/3 of magnitude. Clockwise hysteresis of C-V was observed and the ferroelectric switching was confirmed for $Bi_4Ti_3O_{12}$ film deposited by pulse injection method.

• Journal of the Korean Vacuum Society
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• v.17 no.2
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• pp.156-159
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• 2008

The electrical characteristic of SiGe-on-SOI (SGOI) wafer with different Ge concentration were evaluated by pseudo-MOSFET. Epitaxial SiGe layers was grown directly on top of SOI with Ge concentrations of 16.2, 29.7, 34.3 and 56.5 at.%. As Ge concentration increased, leakage current increased and threshold voltage shifted from 3 V to 7 V in nMOSFET, from -7 V to -6 V in pMOSFET. The interface states between buried oxide and top of Si was significantly increased by the rapid thermal annealing (RTA) process, and so the electrical characteristic of SGOI wafer degraded. On the other hand, additional post RTA　annealing (PRA) showed that it was effective in decreasing the interface states generated by RTA processes and the electrical characteristic of SGOI wafer enhanced higher than initial state.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.348-348
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• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.