• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.640-648
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• 2014

Excessive power dissipation is one of the major issues in the testing of VLSI systems. Many techniques are proposed for scan test, but there are not so many for logic BIST because of its unmanageable randomness. This paper presents a novel low switching activity BIST scheme that reduces toggle frequency in the majority of scan chain inputs while allowing a small portion of scan chains to receive pseudorandom test data. Reducing toggle frequency in the scan chain inputs can reduce test power but may result in fault coverage loss. Allowing a small portion of scan chains to receive pseudorandom test data can make better uniform distribution of 0 and 1 and improve test effectiveness significantly. When compared with existing methods, experimental results on larger benchmark circuits of ISCAS'89 show that the proposed strategy can not only reduce significantly switching activity in circuits under test but also achieve high fault coverage.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.271-274
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• 2003

This paper presents a Built-in Current Sensor that detect defects in CMOS integrated circuits using the current testing technique. This scheme employs a cross-coupled connected PMOS transistors, it is used as a current comparator. Our proposed scheme is a negligible impart on the performance of the circuit undo. test (CUT). In addition, in the normal mode of the CUT not dissipation extra power, high speed detection time and applicable deep submicron process. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects. The entire area of the test chip is $116{\times}65{\mu}m^2$. The BICS occupies only $41{\times}17{\mu}m^2$ of area in the test chip. The area overhead of a BICS versus the entire chip is about 9.2%. The chip was fabricated with Hynix $0.35{\mu}m$ 2-poly 4-metal N-well CMOS technology.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1996년도 추계학술대회 학술발표 논문집
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• pp.106-110
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• 1996

고밀도 집적회로(VLSI)의 설계 과정에 있어 테스트(test)는 매우 중요한 과정으로서, 회로내의 결함(fault)을 찾기 위해 일련의 입력값을 넣어 그 출력값으로 고장 여부를 판단한다. 회로의 테스트를 위하여 사용되는 일련의 입력값을 테스트패턴(test pattern)이라 하며 최고 2n개의 테스트패턴이 생성될 수 있다. 그러므로 얼마나 작은 테스트패턴을 사용하여 회로의 결함 여부를 판단하느냐가 주된 관점이 된다. 기존의 테스트 패턴 생성 알고리즘인 휴리스틱(heuristic)조건에서 가장 큰 문제점은 빈번히 발생하는 백트랙(backtrack)과 이로 인한 시간과 기억장소의 낭비이다. 본 논문에서는 이러한 문제점을 보완하기 위해 퍼지 기법을 이용한 새로운 알고리즘을 제안한다. 제안된 기법에서는 고장신호 전파과정에서 여러개의 전파경로가 존재할 때, 가장 효율적인 경로를 선택하는 단계에서 퍼지 관계곱(Fuzzy Relational Product)을 이용한다. 이 퍼지 기법은 백트랙 수를 줄이고 기억장소와 시간의 낭비를 줄여 테스트 패턴 생성의 효율을 증가시킨다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.26-34
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• 1999

실리콘 집적회로 인터컨넥트에서 전송선 파라미터를 추출하는 새로운 방법을 제시하고 이를 실험적으로 고찰 한다. 실리콘 기판 위에 있는 전송선에서의 신호는 PCB (printed circuit board)혹은 MCM (multi-chip module)의 인터컨넥트와 같은 마이크로 스트립 구조에서 가정하는 quasi-TEM 모드가 아니라 slow wave mode (SWM)로 대부분의 에너지가 전송되기 때문에 기판의 효과를 고려하여 전송선 파라미터를 추출한다. 실리콘 기판에서 전계 및 자계의 특성을 고려하여 커패시턴스 파라미터의 계산을 실리콘 표면을 그라운드로 설정하고 계산하고 인덕턴스는 단일 전송선 모델로부터 추출한 실효 유전상수를 도입하여 계산한다. 제안한 전송선 파라미터 추출 방법의 타당성을 검증하기 위하여 테스트 패턴을 제작하여 실험적 파리미터 추출 값이 제시한 방법의 결과와 약 10% 이내에서 일치한다는 것을 보여 계산 방법의 타당성을 입증한다. 또한 고속 샘플링 오실로스코프(TDR/TDT 메터) 측정을 통하여 제시한 방법이 크로스톡 노이즈를 정확히 예측 할 수 있는 반면 흔히 사용하고 있는 기판의 효과를 고려하지 않는 RC 모델 혹은 ？ 모델은 약 20∼25% 정도 과소 오차(underestimation error)를 보인다는 것을 보인다.

• 한국항행학회논문지
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• 제7권2호
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• pp.206-210
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• 2003

본 논문에서는 최신의 미세공정인 0.18um CMOS 공정을 이용한 표준 셀 라이브러리를 설계하고, 이를 P&R(Placement and Routing) CAD 툴에 사용할 수 있도록 포팅한다. 제작결과를 검증하기 위하여 간단한 테스트칩을 제작하였으며 설계에 사용된 표준 셀 라이브러리는 0.18um 아남반도체의 공정이다. 이러한 설계 및 제작과정을 통하여 최신의 미세공정을 이용하여 디지털 시스템의 자동설계가 가능함을 확인하였다.

• E2M - 전기 전자와 첨단 소재
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• 제10권4호
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• pp.349-354
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• 1997

This paper aims at studying the improvement of test method for t-weight sensitive fault (t-wsf) detect. The development of RAM fabrication technology results in not only the increase at device density on chips but also the decrease in line widths in VLSI. But, the chip size that was large and complex is shortened and simplified while the cost of chips remains at the present level, in many cases, even lowering. First of all, The testing patterns for RAM fault detect, which is apt to be complicated , need to be simplified. This new testing method made use of Local Lower Bound (L.L.B) which has the memory with the beginning pattern of 0(l) and the finishing pattern of 0(1). The proposed testing patterns can detect all of RAM faults which contain stuck-at faults, coupling faults. The number of operation is 6N at 1-weight sensitive fault, 9,5N at 2-weight sensitive fault, 7N at 3-weight sensitive fault, and 3N at 4-weight sensitive fault. This test techniques can reduce the number of test pattern in memory cells, saving much more time in test, This testing patterns can detect all static weight sensitive faults and pattern sensitive faults in RAM.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.322-329
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• 2000

BIST(Built-in Self Test) has been considered as the most promising DFT(design-for-test) scheme for the present and future test strategy. The most serious problem in applying BIST(Built-in Self Test) into a large circuit is the excessive increase in test time. This paper is focused on this problem. We proposed a new BIST construction scheme which uses a parallel divide-and-conquer method. The circuit division is performed with respect to some internal nodes called test points. The test points are selected by considering the nodal connectivity of the circuit rather than the testability of each node. The test patterns are generated by only one linear feedback shift register(LFSR) and they are shared by all the divided circuits. Thus, the test for each divided circuit is performed in parallel. Test responses are collected from the test point as well as the primary outputs. Even though the divide-and-conquer scheme is used and test patterns are generated in one LFSR, the proposed scheme does not lose its pseudo-exhaustive property. We proposed a selection procedure to find the test points and it was implemented with C/C++ language. Several example circuits were applied to this procedure and the results showed that test time was reduced upto 1/2151 but the increase in the hardware overhead or the delay increase was not much high. Because the proposed scheme showed a tendency that the increasing rates in hardware overhead and delay overhead were less than that in test time reduction as the size of circuit increases, it is expected to be used efficiently for large circuits as VLSI and ULSI.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.74-83
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• 2002

대규모 VLSI 시스템을 설계하는 경우 스캔 플립플롭(이하 셀)을 채택한 스캔 테스트 방법을 사용하여 IC 칩의 테스트를 용이하게 한다. 이러한 경우 스캔체인에서의 스캔 셀들의 연결 순서는 물리적 설계과정인 셀들의 배치가 완료된 후 결정하여도 무방하다. 본 논문에서는 이러한 사실을 이용하여 스캔 셀간의 연결선의 길이가 작도록 이들의 순서를 조정하는 방법을 제안한다. 특히 본 논문에서 제안하는 방법은 스캔 셀들이 클럭 도메인별로 그룹화되어 있을 경우 이들의 순서를 결정하기 위하여 새롭게 제시되는 방법으로 기존의 재구성 방법에 비하여 약 13.6%의 배선길이를 절약할 수 있다. 또한, 스캔 셀 순서에 대한 여러 다양한 제약에 대하여 효율적으로 셀들의 순서를 재구성할 수 있다.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.