• 한국항공우주학회지
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• 제46권1호
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• pp.68-77
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• 2018

달 궤도선의 전반적인 특성을 해석하기 위해 일별 발사가 가능한 Variable Coast 방식을 3.5 위상전이궤적에 적용하였다. 발사장 및 발사체를 선정하여 발사에서부터 달 궤도 진입까지의 전 과정에 대한 임무 시나리오를 구성 및 해석을 수행하였다. 특히 지구-달 회전좌표계에서 정의한 SEM(Satellite-Earth-Moon) 각도는 3.5 위상전이궤적을 전반적으로 검토할 수 있는 중요한 구속조건이다. SEM 각도를 이용한 시뮬레이션 결과를 지구-달 전이궤적 및 달 궤도 진입에서의 발사 시각, 관성비행 기간, 근지점 고도 및 ${\Delta}V$등 다양한 관점으로 분석하고 최적의 SEM 각도를 제안하였다. 이 결과는 향후 Fixed Coast 분석결과와 비교함으로써 발사체 선정에 따른 3.5 위상전이궤적의 특성을 평가하는데 큰 도움을 줄 것으로 예상된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 춘계학술대회 논문집 에너지변화시스템부문
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• pp.143-145
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• 2009

본 논문에서는 AC-AC 직접 변환 방식인 매트릭스 컨버터의 진압 변조 방법 중 하나인 $V_{max}-V_{mid}$ PWM 변조 방법을 간략화한 Simple $V_{max}-V_{mid}$ 전압 변조 방법에 대해 소개한다. $V_{max}-V_{mid}$ 전압 변조 방법은 실행 전에 입력전압 위상각$(\theta_E)$을 판별하는 PLL(Phase Looked Loop)과정을 거친 후, 얻은 위상 정보를 사용하석 게이트 신호를 만들어 낸다. 하지만 PLL의 사용이 연산 시간의 딜레이를 발생시키고, 처리과정을 복잡하게 만드는 단점으로, PLL과정을 생략하여 입력 전압의 크기 정보만으로 섹터를 판별하고 게이트 신호를 발생시켜 스위치를 조작하는 변조 방범을 사용하였다. 이로 인해 연산시간의 단축과 처리 과정의 축소 등의 이점을 취하고, 이를 시뮬레이션으로 검증한다.

• 조명전기설비학회논문지
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• 제17권6호
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• pp.31-38
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• 2003

가공송전선로주변 자계저감 기법 중에서 수동루프 방식은 기존 송전철탑에 적은 비용으로 용이하게 적용되어 만족할 만한 저감효과를 제공할 수 있지만 수동루프에 유도되는 전류에 의해 송전손실이 증가될 뿐 아니라 송전선로의 기하학적 비대칭성이 증가됨으로써 상불평형이 증가하게된다. 따라서 본 논문에서는 수동루프 설치에 따른 송전손실과 송전선로 수전단에서의 상불평형을 모의하고자한다. 345[kV]급 수평 상배치 1회선 가공송전선로를 선정하여 수동루프를 송전선로의 선로정수에 포함시킨 비대칭 3상 분포정수 모델로 표현하였으며 이것에 대한 미분방정식을 정의하고 해를 구함으로써 수전단 3상의 전압과 전류를 계산했다. 그 결과로부터 각 상에 따라 전력손실이 다르게 발생하며 수전단에서 정상분이 감소하는 대신에 역상분이 증가함을 확인하였다. 일반적으로 수동루프에 의한 상불평형이 차지하는 비중이 크지는 않지만 수동루프 설치구간과 유도전류의 크기 등에 비례하여 증가하므로 수동루프 도입에 따른 소요비용을 산출하는 과정에서 그에 따른 영향을 포함시켜야 할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.87-93
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• 2010

이 글은 공정, 전압, 온도 변화를 극복하기 위한 2단계 자동 트랜스컨덕턴스 조절 기능을 가진 저전력, 광대역 전압제어발진기의 설계에 관한 논문이다. 광대역에서 전압제어발진기를 발진시키기 위해, 디지털 자동 트랜스컨덕턴스 조절 루프와 아날로그 자동 진폭조절 루프가 사용되었다. 전압제어발진기의 출력 스윙 크기에 따라 트랜지스터의 바디전압을 조절하는 기능도 저전력 구현을 위해 설계되었다. 소모전류는 1.2 V 공급전압에서 2 mA에서 6 mA까지 1 mA 단위로 조절된다. 전압제어발진기의 튜닝 범위는 2.35 GHz에서 5 GHz까지 2.65 GHz로써 72%이다. 위상잡음은 중심주파수 3.2 GHz를 기준으로 1MHz 떨어진 지점에서 -117 dBc/Hz 이다.

• 한국산업정보학회논문지
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• 제20권6호
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• pp.29-36
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• 2015

본 논문에서는 3개의 선형 전류 레귤레이터 그리고 자동 기준 전압 조절과 출력 전압 조절 루프를 포함하는 LED 배면광 드라이버 IC를 제안한다. 제안한 LED 드라이버에서 출력전압은 이중 피드백 루프를 통해 제어된다. 첫 번째 루프는 출력전압을 감지하고 조절하며, 두 번째 루프는 선형 전류 레귤레이터의 전압 강하를 감지하고 기준전압을 조정한다. 이러한 피드백 루프와, 선형 전류 레귤레이터의 전압강하는 드라이버 효율이 최대가 될 수 있는 최소값으로 유지된다. 드라이버의 출력은 각 채널당 4개의 LED를 가지는 3개의 채널 LED 구조이다. 휘도는 펄스 폭 변조(PWM) dimming 신호에 의해 조절된다. 제안한 드라이버는 0.35um의 60-V 고전압 공정에서 설계되었고, 측정 결과 최대 85% 정도의 효율을 가진다.

• ETRI Journal
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• 제34권4호
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• pp.518-526
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• 2012

This paper proposes LC voltage-controlled oscillator (VCO) phase-locked loop (PLL) and ring-VCO PLL topologies with low-phase noise. Differential control loops are used for the PLL locking through a symmetrical transformer-resonator or bilaterally controlled varactor pair. A differential compensation mechanism suppresses out-band spurious tones. The prototypes of the proposed PLL are implemented in a CMOS 65-nm or 45-nm process. The measured results of the LC-VCO PLL show operation frequencies of 3.5 GHz to 5.6 GHz, a phase noise of -118 dBc/Hz at a 1 MHz offset, and a spur rejection of 66 dBc, while dissipating 3.2 mA at a 1 V supply. The ring-VCO PLL shows a phase noise of -95 dBc/Hz at a 1 MHz offset, operation frequencies of 1.2 GHz to 2.04 GHz, and a spur rejection of 59 dBc, while dissipating 5.4 mA at a 1.1 V supply.

• 한국원자력학회:학술대회논문집
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• 한국원자력학회 1996년도 추계학술발표회논문집(1)
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• pp.33-38
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• 1996

국내 WH형 가압경수로에서 V-5H 연료와 함께 사용되고 있는 분리형 가연성흡수봉인 WABA와 V-5H 연료의 5대 장점중 하나로 국외에서 널리 사용중인 일체형 가연성흡수봉인 IFBA에 대한 비교 평가를 수행하였다. WH형 3-Loop 원전을 대표한 영광 2호기를 대상으로 하여 4.2 w/o 농축도의 신연료 60개 장전을 가정하여 WABA 사용 노심, IFBA 사용 노심, WABA+IFBA 혼합사용 노심에 대한 최적 평형노심 장전모형을 선정하고 각각에 대한 노심특성 및 경제성을 평가하였다. 장전모형 선정 및 노심특성 분석에는 한전이 보유하고 있는 WH사의 APA (ALPHA/ PHOENIX-P/ANC) 7.8.0 코드체계를 사용하였으며 경제성 평가에는 POCO 코드를 사용하였다.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2326-2332
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• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 기존의 위상고정루프에 2차 루프필터 대신 스위치 제어 루프필터를 사용하였다. 스위치는 전압제어발진기위의 고속의 출력 신호에 의해 제어된다. 총 3개의 스위치는 UP/DN 신호를 통하여 제어되고, UP/DN 신호에 따라 스위치가 'on/off'를 반복한다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능하다. 제안된 위상고정루프의 이산 루프 필터에 사용된 커패시터 값은 총 180pF로 아주 작은 크기임에도 불구하고 안정적으로 동작한다. 제안된 위상고정루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.71-77
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 빠른 위상고정 시간을 갖는 새로운 위상고정루프를 제안하였다. 제안된 위상고정 루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 위상고정루프의 위상고정 상태에 따라 루프 대역폭을 제어하여 빠른 위상고정 시간을 갖는 위상고정루프를 설계하였다. 또한 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 제안된 구조로 최소화하였다. 저항과 커패시터를 모두 포함한 29.9KHz의 대역폭의 위상고정루프를 $990{\mu}m\;{\times}\;670{\mu}m$ 크기로 설계하였다. 제안된 위상고정 루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -90.45 dBc/Hz@1MHz이며, 위상고정시간은 $6{\mu}s$ 보다 작은 값을 가진다.