• 한국농공학회지
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• 제37권2호
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• pp.13-13
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• 1995

• 한국진공학회:학술대회논문집
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• 한국진공학회 2007년도 제33회 하계학술대회 초록집
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• pp.355-355
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• 2007

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2016년도 학술발표회
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• pp.31-31
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• 2016

국내 해안선을 따라 발생되는 침식 및 퇴적현상으로 인하여 해안구조물의 안정성과 같은 안전 문제가 발생되고 있다. 이러한 자연현상을 대비하여 연안지역 특성에 맞는 침식 저감 대책 마련에 대한 연구가 되고 있다. 침식현상은 다양한 외력조건과 지리적 특성을 함께 고려해야 한다. 고립파로 인한 침식 발생 현상에 대한 국외 연구들이 다수 수행되어 왔으며, 국내에는 이와 관련된 연구가 상대적으로 부족하다. 고립파는 파고의 특성에 따라 파형이 결정되는 특징을 가지고 있어, 침식현상과 지진해일의 실험적 연구에 있어 입사파로 주로 활용되고 있다. 기존의 방법과 동일하게 sluice gate를 순간적으로 개방하여 고립파를 재현하는 방식으로 파랑을 재현하였다. 본 연구에서는 폭 0.80 m, 높이 0.75 m, 수로연장 12.00 m의 강화유리로 설계된 직사각형 단면 수로에서 실험을 수행하였다. 측면에 두 대의 카메라(Model No. : Sony, HDR-XR550)를 고정설치하여 경사면 하상변화를 촬영하였고, 영상분석을 통하여 하상변동을 측정하였다. 유사특성에 따른 하상변동을 연구하기 위하여 경사면에 포설된 유사로는 주문진 표준사($d_{50}=0.6268mm$, $c_u=1.68$)와 안트라사이트($d_{50}=1.547mm$, $c_u=1.387$)를 동일한 실험조건에서 함께 사용하였다. 경사면에서 고립파의 처오름, 처내림을 추적하여 그 경향을 분석하였다. 하상의 침식 및 퇴적구간 길이, 침식, 퇴적의 높이 및 깊이와 같은 형상분석을 통한 영향인자를 함께 무차원화 하여 실험결과를 제시하였다. 본 연구의 결과를 바탕으로 Sluice gate를 이용한 고립파 수리실험으로 경사면 하상의 침식 및 퇴적 현상에 관한 기초적인 실험자료로 활용될 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.341-341
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• 2012

Recently, oxide semi-conductor materials have been investigated as promising candidates replacing a-Si:H and poly-Si semiconductor because they have some advantages of a room-temperature process, low-cost, high performance and various applications in flexible and transparent electronics. Particularly, amorphous indium-gallium-zinc-oxide (a-IGZO) is an interesting semiconductor material for use in flexible thin film transistor (TFT) fabrication due to the high carrier mobility and low deposition temperatures. In this work, we demonstrated improvement of flexibility in IGZO TFTs, which were fabricated on polyimide (PI) substrate. At first, a thin poly-4vinyl phenol (PVP) layer was spin coated on PI substrate for making a smooth surface up to 0.3 nm, which was required to form high quality active layer. Then, Ni gate electrode of 100 nm was deposited on the bare PVP layer by e-beam evaporator using a shadow mask. The PVP and $Al_2O_3$ layers with different thicknesses were used for organic/inorganic multi gate dielectric, which were formed by spin coater and atomic layer deposition (ALD), respectively, at $200^{\circ}C$. 70 nm IGZO semiconductor layer and 70 nm Al source/drain electrodes were respectively deposited by RF magnetron sputter and thermal evaporator using shadow masks. Then, IGZO layer was annealed on a hotplate at $200^{\circ}C$ for 1 hour. Standard electrical characteristics of transistors were measured by a semiconductor parameter analyzer at room temperature in the dark and performance of devices then was also evaluated under static and dynamic mechanical deformation. The IGZO TFTs incorporating hybrid gate dielectrics showed a high flexibility compared to the device with single structural gate dielectrics. The effects of mechanical deformation on the TFT characteristics will be discussed in detail.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.494-497
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• 2002

본 논문에서는 halo doping profile을 갖는 나노구조 LDD MOSFET의 문턱전압에 대한 시뮬레이션 결과를 나타내었다. 소자 크기는 generalized scaling을 사용하여 100nm에서 40nm까지 스케일링하였다. Van Dort Quantum Correction Model(QM)을 사용하여 정전계 스케일링과 정전압 스케일링에 대한 문턱 전압과 각각의 게이트 oxide 두께에 대한 direct tunneling 전류를 조사하였다. 게이트 길이가 감소할 때 정전계 스케일링에서는 문턱전압이 감소하고, 정전압 스케일링에서는 문턱전압이 증가하는 것을 알 수 있었고, 게이트 oxide두께가 감소할 때 direct tunneling 전류는 증가함을 알 수 있었다. 감소하는 채널 길이를 갖는 MOSFET 문턱전압에 대한 roll-off 특성을 최소화하기 위해 generalized scaling에서 $\alpha$값은 1에 가깝게 되는 것을 볼 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 추계학술발표대회
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• pp.300-302
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• 2022

Palm vein identification has attracted attention due to its distinct characteristics and excellent recognition accuracy. However, many contactless palm vein identification systems suffer from the issue of having low-quality palm images, resulting in degradation of recognition accuracy. This paper proposes the use of U-Net architecture to correctly segment the vascular blood vessel from palm images. Attention gate mechanism and residual block are also utilized to effectively learn the crucial features of a specific segmentation task. The experiments were conducted on CASIA dataset. Hessian-based Jerman filtering method is applied to label the palm vein patterns from the original images, then the network is trained to segment the palm vein features from the background noise. The proposed method has obtained 96.24 IoU coefficient and 98.09 dice coefficient.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2006년도 6th International Meeting on Information Display
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• pp.190-193
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• 2006

we implemented pentacene TFTs able to operate at low voltage less than 2V by using ultrathin Al2O3 layer as a gate insulator. The OTFTs exhibited a mobility of $0.27{\pm}0.05\;cm^2/Vs$, an outstanding subthreshold slope of $0.109{\pm}0.027$, and an on/off current ratio of $2.87{\pm}1.07{\times}10^4$. OTFT operated at low voltage, producing 3.5uA at $V_GS$= 2V and $V_DS$= 1.5V.

• Transactions on Electrical and Electronic Materials
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• 제8권1호
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• pp.1-4
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• 2007

This paper discusses two approaches for pre-polishing optimization of oxide chemical mechanical planarization (CMP) that can be used as alternatives to the commonly applied dummy structure insertion in shallow trench isolation (STI) and replacement gate (RG) technologies: reverse nitride masking (RNM) and oxide etchback (OEB). Wafers have been produced using each optimization technique and CMP tests have been performed. Dishing, erosion and global planarity have been investigated with the help of conductive atomic force microscopy (C-AFM). The results demonstrate the effectiveness of both techniques which yield excellent planarity without dummy structure related performance degradation due to capacitive coupling.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.343-343
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• 2011

저온에서의 Thin Film Transistor (TFT) 혹은 Nonvolatile memory (NVM) 등의 MOS 구조 소자들의 높은 전기적 특성에 관한 연구들이 진행 되면서 mobility와 stability 그리고 구조화의 용이성에 대한 연구가 진행됨에 따라 amorphous silicon의 결정화를 통해 전기적 특성을 향상 시킨 Nanocrystalline silicon (nc-Si)/Microcrystalline silicon (${\mu}c$-Si)에 대한 연구가 관심을 받고 있다. 본 논문에서는 ${\leq}300^{\circ}C$에서 Inductively coupled plasma chemical vapor deposition를 이용한 TFT을 제작하였다. 가스비, 온도, 두께에 따른 결정화 정도를 Raman spectra를 통해 확인한 후 Bottom gate와 Top gate 구조의 TFT를 제작 하고 결정화에 따른 전기적 특성 향상과 그의 덧붙여 플라즈마 처리를 통한 특성 향상을 확인 하였다.

• EDISON SW 활용 경진대회 논문집
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• 제6회(2017년)
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• pp.398-403
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• 2017

본 연구에서는 gate-all-around(GAA) 수직 나노선 Field-Effect Transistor(FET)의 소스/드레인 반도체/실리사이드 접합에 존재하는 Schottky 장벽이 트랜지스터의 DC특성에 미치는 영향에 대하여 조사하였다. Non-Equilibrium Green's Function와 Poisson 방정식 기반의 시뮬레이터를 사용하여, Schottky 장벽의 위치와 높이, 그리고 채널 단면적의 크기에 따른 전류-전압 특성 곡선과 에너지 밴드 다이어그램을 통해 분석을 수행하였다. 그 결과, 드레인 단의 Schottky 장벽은 드레인 전압에 의해 장벽의 높이가 낮아져 전류에 주는 영향이 작지만, 소스 단의 Schottky 장벽은 드레인 전압과 게이트 전압으로 제어가 불가능하여 외부에서 소스 단으로 들어오는 캐리어의 이동을 방해하여 큰 DC성능 저하를 일으킨다. 채널 단면적 크기에 따른 DC특성 분석 결과로는 동작상태의 전류밀도는 채널의 폭이 5 nm 일 때까지는 유지되고, 2 nm가 되면 그 크기가 매우 작아지지만, 채널 단면적은 Schottky 장벽에 영향을 끼치지 못하였다. 본 논문의 분석 결과로 향후 7 nm technology node 에 적용될 GAA 수직 나노선 FET의 소자 구조 설계에 도움이 되고자 한다.