• 한국통신학회논문지
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• 제37권1A호
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• pp.34-42
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• 2012

LDPC(low density parity check) 부호는 낮은 복잡성과 Shannon의 한계에 근접하는 오류 정정 능력을 보이기 때문에 turbo 부호와 함께 많은 응용 분야에 적용되고 있다. 최근에는 분산 동영상 부호화(distributed video coding: DVC) 시스템의 Wyner-Ziv 프레임 복호를 위해서도 LDPC 부호가 많이 사용되고 있다. 본 논문에서는 DVC 시스템을 위한 LDPC 부호를 설계하기 위해 패리티 체크 행렬 H를 설계하고 부호율 적응적인(rate adaptive) 특성을 만족하기 위해 H 행렬의 패리티 점검 노드를 효율적으로 병합하는 방법을 제안한다. 이를 위해 cycle의 연결성을 고려한 ACE(approximation cycles EMD) 알고리즘을 기반으로 효율적인 LDPC 부호를 설계하고 부호율 적응적인 특성을 갖도록 하기 위해 H 행렬의 크기와 압축율을 고려하여 병합 범위를 지정하고 지정된 범위에 따라 패리티 점검 노드를 병합한다. 그리고 ACE 알고리즘의 계수와 차수 분포를 변화시키면서 설계한 LDPC 부호의 성능을 해석한다.

• ETRI Journal
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• 제30권1호
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• pp.113-128
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• 2008

Turbo codes are extensively used in current communications standards and have a promising outlook for future generations. The advantages of software defined radio, especially dynamic reconfiguration, make it very attractive in this multi-standard scenario. However, the complex and power consuming implementation of the maximum a posteriori (MAP) algorithm, employed by turbo decoders, sets hurdles to this goal. This work introduces an ASIP architecture for the MAP algorithm, based on a dual-clustered VLIW processor. It displays the good performance of application specific designs along with the versatility of processors, which makes it compliant with leading edge standards. The machine deals with multi-operand instructions in an innovative way, the fetching and assertion of data is serialized and the addressing is automatized and transparent for the programmer. The performance-area trade-off of the proposed architecture achieves a throughput of 8 cycles per symbol with very low power dissipation.

• 대한전자공학회논문지TC
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• 제41권4호
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• pp.11-16
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• 2004

본 논문에서는 min-sum 반복복호를 위한 효과적인 반복복호 중단 알고리즘을 제안한다. 이전까지 소개된 반복복호 중단 알고리즘이 상호정보량을 바탕으로 중단시점을 판단하는데 비하여 제안된 알고리즘은 트렐리스 상에서 복호된 결과가 유효한 시퀀스인가를 판단하여 복호중단 시점을 결정한다. 제안된 반복톡호 알고리즘을 3GPP 터보부호와 직렬결합 길쌈부호에 적용하여 반복복호의 계산량과 필요한 메모리의 양이 크게 줄어드는 것을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.553-556
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• 2005

Bluetooth 환경에서 SAR(Segment And Re-assembly) 알고리즘을 사용하여 WAP 성능을 향상시키기 위한 WAP 패킷의 전송 시간을 분석하였다. 이러한 WAP의 전송 능력을 향상시키기 위한 한 방법으로 SAR의 과정은 WTP (Wireless Transaction Protocol) 상위계층에서 내려온 전체 메시지를 분할한 다음, 베이스밴드에서 패킷을 전송하게 된다. 그리고 Bluetooth 피코넷 환경에서 SAR 알고리즘을 사용하여 Bluetooth 패킷 타입 중 DM(Data-Medium rate) 1, DM3, DM5 에 따른 Bluetooth 환경에서 WAP의 패킷 전송 시간을 분석하였다. 이 SAR 알고리즘은 멀티 슬롯으로 전송할 경우 L2CAP (Logical Link Control And Adaptation Protocol) 베이스밴드 패킷 전송 시간을 감소시킨다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.281-282
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• 2008

Turbo equalizers which use MAP (maximum a posteriori probability) equalizer or MMSE (minimum mean square error) equalizer have shown high performance and adoptability [1], [2]. In this paper, we show that the BP (belief propagation) algorithm can also be applied in equalizer and when it is connected with channel code, it can replace the MAP equalizer with similar complexity and performance.

• 대한전자공학회논문지TC
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• 제43권9호
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• pp.149-157
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• 2006

터보부호는 디지털 이동통신 시스템에서 사용되는 오류정정 부호화 기법의 일종으로서 반복복호가 진행됨에 따라 AWGN 채널 환경에서 우수한 BER 성능을 나타낸다. 그러나 다양한 채널 환경에서 반복 횟수가 증가하면 복호하는데 필요한 지연시간과 계산량이 증가하는 단점을 가진다. 이를 해결하기 위해서는 적절한 반복 후에 반복복호를 효율적으로 중단시킬 수 있는 중단조건이 필요하게 된다. 본 논문에서는 터보 복호기의 최종 연판정 출력값인 LLR의 분산값을 중단조건으로 이용하여 BER 성능의 손실없이 모든 SNR 영역에서 평균 반복복호 횟수를 크게 감소시킬 수 있는 효율적인 반복중단 알고리즘을 제안한다. 모의실험 결과, 높은 SNR 영역에서 제안된 알고리즘의 평균 반복복호 횟수는 외부정보 값에 대한 분산값을 이용한 방법과 비교하여 약 $34.66{\sim}41.33%$ 정도의 감소효과를 나타내었다. 낮은 SNR 영역에서 CE 알고리즘과 비교하여 약 $13.93%{\sim}14.45%$ 정도의 감소효과를 나타냈으며, SDR 알고리즘과 비교하여 약 $13.23%{\sim}14.26%$ 정도의 감소효과를 나타내었다.

• 융합신호처리학회논문지
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• 제1권2호
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• pp.105-114
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• 2000

본 논문에서는 다중 심벌 검파를 터보 트렐리스 부호화 변조에 적용하여 대역폭 효율을 높일 수 있는 채널 코딩 방식을 제안하고 또한 다중 심벌 검파를 수행하는 터보 트켈리스 부호화 변조의 MAP 알고리듬을 설계한다. 터보 코드는 낮은 SNR에서 아주 좋은 BER 성능을 얻을 수 있다. 이은 두 개의 콘볼류션 부호화기와 인터리버에 의해 구성된다. TCM은 코드워드사이의 유클리드 거리를 최대화시킴으로써 코딩과 변조를 동시에 수행하는 방식이다. 터보 트렐리스 부호화 변조는 비터비혹은 symbol-by-symbol MAP 알고리듬에 의해 디코딩 될 수 있다. 그러나 본 논문에서는 다중 심벌검파를 수행하기 위해 1차 및 그 이상의 위상차를 이용한 유클리드 거리를 가지 메트릭으로 사용하는 터보 트렐리스 부호화 변조의 MAP 알고리듬을 설계한다 본 연구는 같은 SNR에서 좀 더 향상된 BER 성능을 얻을 수 있다는 것을 보여준다.

• 전기전자학회논문지
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• 제4권2호
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• pp.257-265
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• 2000

터보 부호의 복호기는 각 복호 단계마다 순방향과 역방향의 메트릭을 계산하여 복호할 비트의 잉여 정보를 추출하여 다음 복호 단계에서 이 정보를 이용하는 반복 복호 기술이다. 길쌈부호의 복호기인 Viterbi 복호기는 연속모드로 동작하는 반면에 터보부호의 복호기는 블록 단위로 동작한다. 터보부호의 복호기에서 사용되는 알고리즘은 매우 복잡한 계산이 필요한 MAP(maximum a posteriori) 알고리즘과 Hagenauer가 제안한 Viterbi 알고리즘을 이용한 SOVA(soft output Viterbi algorithm)가 있는데 복호 성능은 MAP 알고리즘이 우수하다고 알려져 있다. 복잡도가 MAP 알고리즘보다 절반인 SOVA를 채용하고 Robust 등화기법으로 복호 성능을 보완하여 모의 실험결과 기존의 MAP성능만큼 Robust 등화기법이 적용된 SOVA성능이 개선되었음을 보여준다.

• ETRI Journal
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• 제27권5호
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• pp.525-532
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• 2005

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de)interleaving and iterative decoding in a conventional maximum a posteriori turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is from the combination of the radix-4, center to top, parallel decoding, and early-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit error rate performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. To prove the latency reduction, we implemented the proposed scheme on a field-programmable gate array and compared its decoding speed with that of a conventional decoder. The results show an improvement of at least five fold for a single iteration of turbo decoding.

• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.