• 한국정보통신학회논문지
• /
• 제24권11호
• /
• pp.1470-1476
• /
• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 정보보호학회논문지
• /
• 제26권1호
• /
• pp.49-67
• /
• 2016

진난수발생기(TRNG)의 통계적 난수성을 평가하는 대표적인 방법으로 미국 NIST의 SP 800-90B와 독일 BSI의 AIS.31을 들 수 있다. 본 논문에서는 현재 국제 표준화 작업이 진행 중인 독일 BSI의 AIS.31에 집중하여 세부 내용을 분석한다. AIS.31 문서에 나타나 있는 통계적 검정 방법들을 확률론적으로 면밀히 분석하여 각 통계량의 분포와 그 의미를 밝혀내고, 유의수준과 표본수열의 길이에 따른 검정 통과 기준을 제시함으로써 AIS.31을 일반화한 결과를 도출한다. 또한, AIS.31에서는 정확히 기술하고 있지 않은 검정의 반복 시행 결과들에 대해 신뢰구간 개념을 적용한 최종 통과 기준을 제안하고, 적절한 시뮬레이션을 통하여 본 논문의 분석 결과에 대한 유효성을 확인한다.

• 정보보호학회논문지
• /
• 제30권5호
• /
• pp.771-780
• /
• 2020

양자키분배(QKD)는 양자컴퓨터의 위협으로부터 안전하게 비밀키를 나누어 갖는 키공유 프로토콜 중 하나이다. 일반적으로 QKD 장치에 연결되는 암호장치는 경합조건 발생과 구현의 복잡성 때문에 송신자 또는 수신자의 역할을 설치할 때부터 적용한다. 기존 QKD 시스템은 링크용 암호장치에 주로 적용되었기 때문에 암호장치의 송·수신자 역할을 고정하여도 문제가 없었다. 암호장치와 QKD 장치가 공급하는 양자키의 종속성을 제거하여, QKD 네트워크로 유연하게 확장할 수 있는 새로운 QKD 시스템 및 프로토콜을 제안하였다. 기존 QKD 시스템에서는 암호장치가 요청하는 비밀키를 양자키로 직접 분배하였으나, 제안한 QKD 시스템에서는 난수로 생성한 비밀키를 암호장치에 분배한다. 두 QKD 노드 사이에서 미리 나누어 가진 송신용 및 수신용 양자키를 이용하여 비밀키를 암호화하고 전달하는 구조를 제안하였다. 제안한 QKD 시스템은 QKD 장치들 사이에서 공유한 양자키의 의존성을 제거하여 암호장치의 고정된 송·수신자 역할이 필요 없다.

• 한국정보통신학회논문지
• /
• 제26권7호
• /
• pp.1071-1077
• /
• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.