• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2151-2154
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• 2003

Internet is deeply rooted in everyday life and many things are performed using internet in real-world, therefore internet users increased because of convenience. Also internet accident is on the increase rapidly. The security vendor developed security system to protect network and system from intruder. Many hackings can be prevented and detected by using these security solutions. However, the new hacking methods and tools that can detour or defeat these solutions have been emerging and even script kids using these methods and tools can easily hack the systems. In consequence, system has gone through various difficulties. So, Necessity of intruder trace-back technology is increased gradually. Trace-back technology is tracing back a malicious hacker to his real location. trace-back technology is largely divided into TCP connection trace-back and IP packet trace-back to trace spoofed IP of form denial-of-service attacks. TCP connection trace-back technology that autonomously traces back the real location of hacker who attacks system using stepping stone at real time. In this paper, We will describe watermark trace-back system using TCP hijacking technique to supplement difficult problem of connection maintenance happened at watermark insertion. Through proposed result, we may search attacker's real location which attempt attack through multiple connection by real time.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.1-6
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• 2005

본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.36-44
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• 2003

본 논문에서는 비터비 디코더의 디코딩과정에서 trace-forward 과정이후. trace-back 동작 없이 decision bit를 결정 가능한 구조로 설계하여 사용 메모리 크기와 동작 cycle에서 이득을 가지는 변형된 레지스터 교환(modified register exchange) 방식을 제안하였다. 제안된 구조는 시뮬레이션에 의해 trace-back이 있는 기존의 방식과 동일한 결과를 나타냄을 확인하였으며, 변형된 레지스터 교환 방식과 기존의 레지스터 교환 방식, 그리고 trace-back 방식과 비교하였다. 제안한 방식은 다른 방식들에 비해 메모리를 1/(5 x constraint length)로 줄일 수 있고, trace-back 방식에 비해 throughput을 2배 향상시켰다. 변형된 레지스터 교환 방식을 적용한 비터비 디코더의 동작을 검증하기 위해 code rate 2/,3, constraint length, K가 3인 디코더를 radix-4 구조의 1 bit 디코딩 방식으로 설계하여 FPGA(field programmable gate away)를 이용하여 구현하고 측정을 통해 오류 정정 작용을 확인하였다. 또한 블록 디코딩 방식에도 적용할 수 있음을 보였다.

• 융합보안논문지
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• 제14권2호
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• pp.57-63
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• 2014

인터넷 사용자의 급증에 따라, 인터넷을 통한 각종 침해사고 역시 크게 증가되고 있다. 이러한 각종 침해사고로부터의 대응 방법으로 해킹을 시도하는 해커의 실제 위치를 실시간으로 추적하는 침입자 역추적 기술에 대한 연구가 활발히 이루어지고 있다. 본 논문에서는 TCP Connection trace-back 시스템에서 사용되는 기법 중에 하나인 패킷 워터마킹 역추적 기법에서 TCP Hijacking 기법을 이용하여 Reply 패킷의 Connection 유지의 어려움을 해결하는 방법을 제시한다.

• 한국정보과학회논문지:정보통신
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• 제32권1호
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• pp.1-11
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• 2005

인터넷은 이미 일상생활에 깊게 자리 잡았다 이러한 인터넷의 적용으로 실생활에서 수행하여야만 했던 많은 일들을 인터넷을 통해 수행할 수 있게 되었고, 인터넷의 편리함 때문에 인터넷 사용자 역시 크게 증가하였다. 그러나 인터넷 사용자의 증가와 더불어 인터넷을 통한 각종 침해사고 역시 크게 증가하였다. 침입자 역추적 기술은 여러 경유 시스템을 통해 우회 공격을 시도하는 해커의 실제 위치를 실시간으로 추적하는 기술이다. 따라서, 본 논문에서는 현재 인터넷 환경에 적용 가능한 워터마크 기법을 응용한 TCP 연결 역추적 시스템인 RTS 알고리즘을 제안한다. 그리고 제안된 역추적 알고리즘의 특징을 분석하여 역추적 구성 요소를 모델링하고, 네트워크 시뮬레이터 도구인 ns-2를 이용하여 모델링 된 역추적 구성 요소를 포함한 가상 네트워크 토폴로지 환경에서 모의 실험한 내용과 그 결과를 분석하였다.

• ETRI Journal
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• 제26권1호
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• pp.21-26
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• 2004

This paper proposes a new architecture for a Viterbi decoder with an efficient memory management scheme. The trace-back operation is eliminated in the architecture and the memory storing intermediate decision information can be removed. The elimination of the trace-back operation also reduces the number of operation cycles needed to determine decision bits. The memory size of the proposed scheme is reduced to 1/($5{\times}$ constraint length) of that of the register exchange scheme, and the throughput is increased up to twice that of the trace-back scheme. A Viterbi decoder complying with the IS-95 reverse link specification is designed to verify the proposed architecture. The decoder has a code rate of 1/3, a constraint length of 9, and a trace-forward depth of 45.

• 한국전자거래학회지
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• 제22권4호
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• pp.129-139
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• 2017

핀테크의 등장으로 인하여 많은 금융 서비스가 모바일 인터넷 환경에서 이용할 수 있게 되었고, 최근에는 온라인으로 모든 은행 서비스를 제공하는 인터넷 은행도 생겼다. 이처럼 인터넷을 통한 금융 서비스의 비중이 늘어남에 따라 사용자들에게 편의를 제공하지만 그와 동시에 금융 전산망에 대한 위협도 증가하고 있다. 이에 따라, 금융 기관들은 침해사고에 대비하여 보안시스템에 많은 투자를 하고 있지만 날이 갈수록 해커에 의한 공격은 정교해지고 있어서 대응하기 어려운 경우도 많다. 본 논문에서는 공격자의 실제 위치를 파악할 수 있는 IP 역추적 기술을 살펴보고 금융 전산망 분석을 통해 IP 역추적 기술을 적용하기 위한 다양한 방안을 제시한다. 그리고 Infra-Structure 구축을 통한 새로운 IP 역추적 방법을 금융 전산망에 적용하는 방법을 제안하고 시뮬레이션을 활용한 실험을 통해 효율성을 증명하고자한다.

• 한국환경보건학회지
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• 제21권3호
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• pp.96-101
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• 1995

A selective and highly sensitive spectrophotometric measurements have been developed for the determination of trace mercury(II) with thiosulfate and PAR. Hg(II)-thiosulfate complex was extracted into high molecular alkylamine such as quaternary ammonium salt and back extracted into 1 M-HCl solution. The Hg(II)-PAR complex has maximum absorbance at 499 nm and obeys Beer's law in the range of 0.04~1.0 $\mu g/mL$ of mercury(II). The molar absorptivity and Sandell's sensitivity are $6.27\times 10^4 L.mole^{-1} cm^{-1}$ and $3.2\times 10^{-3}g/cm^2$ respectively.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3199-3201
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• 1999

Convolutional coding with Viterbi decoding is known as a powerful method for forward error correction among many kinds of channel coding methods. This paper presents a soft decision Viterbi decoder which has systolic array trace-back architecture[1]. Soft decision is known as more effective method than hard decision and most of digital communication systems use soft decision. The advantage of using a systolic array decoder is that the trace-back operation can be accomplished continuously in an array of registers in a pipe-line fashion, instead of waiting for the entire trace-back procedure to be completed at each iteration. Therefore it may be suitable for faster communication system. We described operations of each module of the decoder and showed results of the logic synthesis and functional simulation.

• 전자공학회논문지C
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• 제35C권3호
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• pp.24-31
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• 1998

This paper presents a pipeline high-level synthesis tool for designing trace-back systolic array viterbi decoder. It consists of a dta flow graph(DFG) generator and a pipeline data path synthesis tool. First, the DFG of the vitrebi decoder is generated in the from of VHDL netlist. The inputs to the DFG generator are parameters of the convolution encoder. Next, the pipeline scheduling and allocationare performed. The synthesis tool explores the design space efficiently, synthesizes various designs which meet the given constraints, and choose the best one.