• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.178-180
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• 2022

본 논문은 Java 기반의 Firebase용 ML Kit로부터 구한 요가 강사의 요가 자세의 랜드마크를 기반으로 사용자가 요가 자세 훈련할 수 있는 애플리케이션 구현을 소개한다. ML Kit를 이용해 사용자의 자세를 분류하고 각 관절에 해당하는 랜드마크를 구한다. 구해진 랜드마크의 관절들이 이루는 각도를 통해 요가 자세에 대한 정확도 측정 기준값을 설정한다. 전문 요가 강사의 요가 자세에 대한 기준 랜드마크와 ML Kit를 통한 사용자의 포즈에 대한 랜드마크 사이의 정확도를 비교한다. 정확도 기준값에 따라서 오동작과 정동작 정보를 TTS(Text-to-Speech)를 통해 사용자에게 제공해준다. Firebase로 효과적인 사용자관리를 하고, 사용자 요가 자세가 정확도 기준값에 부합하는 운동을 했을 경우에 카운터와 타이머를 통해 운동량을 디스플레이하는 시스템을 설명한다.

• 한국정보처리학회논문지
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• 제3권7호
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• pp.1727-1738
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• 1996

전화투표(VOT:Televoting)서비스는 수 초 이내에 대량의 지능망 호가 발생하는 대량집중호 특성을 지니고 있으며, 이로 인하여 서비스 제어 시스템(SCP: Serice Control Point)과 신호망에서의 과부하 및 폭주 문제를 야기한다. 따라서, 본 논문 은 SCP에서의 시스템 과부하 및 신호망에서의 트래픽 폭주문제를 해결 하기 위하여 확장된 서비스 필터링 기법을 제안하며, 기존 지능망 과부하 제어 기법과 비교하다. 또한, 과부하 상태의 지능망에서 평형상태 호차단 확률을 계산 한다. 본 논문에서 제안한 기법은 SCP 과부하 및 신호망 폭주를 고려하며, 특히 지능형 정보제공 시스템 (IP:Intelhigent Peripheral)의 특수 자원을 이용하여 제공 되는 VOT 서비스를 대상으로 한다. 확장된 필터링 기법은 서비스 필터링 시작을 위하여 SSP에 서스스 필터링을 요구하는 필터링 활성화 단계, SSP가 주기적으로 혹은 N번째 호마다 SCP로 필터링 결과를 보고하는 필터링 단계, 필저링 시간초과 타이머가 종료 되거나 호 차운터 값이 허용 가능한 최대 호수를 초과할 경우 SSP가 필터링을 중단하고 최종 필터링 결과값을 SCP에세 보고하는 필터링 비활 성화 단계 등으로 이루어져 있다. 본 논문은 확장된 필터링 기법을 ITU-T IN CS-1에서 정의한 VOT 서비스에 적용하고, 서비스 모델 링을 이용하여 분석한다. 또한, VOT 서비스에 적용하기 위하여 VOT 서비스 및 SSP, SCP, IP 등으로 구성된 지능망 구조에 대하여 살펴보고, 해석적 VOT 서비스 모델링을 수행하여 SCP/SSP /IP 호바단 확률을 계산하였다. 새로운 필터링 기법의 적용으로 SCP 호차단 확률에 있어 좋은 성능 향상이 있음을 알 수 있었다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.