• 대한전자공학회논문지SD
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• 제41권11호
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• pp.61-68
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• 2004

오늘날 모든 칩들에는 보드레벨 테스트를 위한 IEEE 1149.1 TAP 컨트롤러가 설계되어 내장된다. 하지만 최근에는 보드레벨 테스트뿐만 아니라 기능적 목적을 위해서 TAP 컨트롤러가 내장되는 경우도 다수 존재한다. 따라서 이러한 IEEE 1149.1 TAP 컨트롤러 회로를 테스트하고 모니터링 할 수 있는 동시 에러 검출 (CED: Concurrent Error Detection) 테스트 기법이 개발되었다. 본 논문에서는 기존에 제안된 여러 종류의 CED 테스트 기법을 IEEE 1149.1 TAP 컨트롤러에 적용하여 최적의 면적 오버헤드를 구현하는 기법에 대해 연구한다. 중복 기법과 패리티 예측 기법, 그리고 혼합 기법을 각각 연구하였으며, 혼합기법이 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 가장 적합한 CED 기법임을 실험을 통하여 알 수 있었다. 따라서 혼합기법은 앞으로 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 널리 사용될 수 있을 것이다. 또한 본 논문에서는 기존에 제안된 기법을 더욱 향상시켜 TAP 컨트롤러를 테스트하는 데에 소요되는 면적 오버헤드를 최소화 시켰다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.85-92
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• 2004

본 논문에서는 IEEE 1149.1 표준인 JTAG 기반 테스트 성능향상을 위한 Preceding instruction decoding module(PIDM)을 제안하였다. PIDM은 test access port(TAP) 명령어 디코딩과정을 TAP 제어회로(TAP-controller) 이전에 수행하여 클럭회수를 최소화하였으며 테스트 타겟 안에서 test mode select(TMS) 같은 신호를 생성할 수 있게끔 설계되었다. CORDIC 프로세서의 테스트 시뮬레이션 결과 PIDM은 non-PIDM에 비해 15% 정도의 성능향상을 나타내었으며 TAP 제어회로의 게이트 수는 기존에 비해 48% 이상 감소하였다.

• 한국통신학회논문지
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• 제30권3A호
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• pp.226-232
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• 2005

JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.

• Journal of Electrical Engineering and Technology
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• 제4권3호
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• pp.330-336
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• 2009

This paper proposes an on-line voltage management and control solution for a distribution system which can improve the efficiency and accuracy of existing off-line work by collecting customer voltage on-line as well as the voltage compensation capability of the existing ULTC (Under Load Tap Changer) operation and control strategy by controlling the ULTC tap based on pattern clustering and recognition. The proposed solution consists of an ADVMD (Advanced Digital Voltage Management Device), a VMS (Voltage Management Solution) and an OLDUC (On-Line Digital ULTC Controller). An on-line voltage management emulator based on multi-thread programming and the shared memory method is developed to emulate on-line voltage management and digital ULTC control methodology based on the on-line collection of the customer's voltage. In addition, using this emulator, the effectiveness of the proposed pattern clustering and recognition based ULTC control strategy is proven for the worst voltage environments for three days.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.113-114
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• 2018

ITER TF AC/DC Converter는 2Quadrant 동작하며 컨버터 변압기의 무부하 Tap chage position에 따라 출력 전압은 ${\pm}160V/68000A$, ${\pm}650V/68000A$ 2가지 출력 사양으로 동작한다. TF Local Controller는 2상한 동작과 변압기 Tap change 제어에서 높은 신뢰도를 요구 한다. 본 논문은 RTDS를 이용하여 TF 컨버터 제어기의 성능을 검증한 내용을 논의하고자 한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.61-65
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• 2004

An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage reducing overall debugging time. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some $14\%$ performance enhancement and $50\%$ gate count reduction compared to the conventional ones.

• 대한전기학회논문지:전력기술부문A
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• 제52권1호
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• pp.36-43
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• 2003

This paper presents an optimal tuning method for Fuzzy Logic Controller (FLC) of current controller for HVDC using Genetic Algorithm(GA). GA is probabilistic search method based on genetics and evolution theory. The scaling factors of FLC are tuned by using real-time GA. The proposed tuning method is applied to the scaled-down HVDC simulator at Korea Electrotechnology Research Institute(KERI). Experimental result shows that disturbances are well-damped and the dynamic performances of FLC have the better responses than those of PI controller for small and large disturbances such as ULTC tap change, reference DC current change and DC ground fault.

• 전기학회논문지
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• 제60권12호
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• pp.2206-2214
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• 2011

LDC(Line Drop Compensation) is widely used in controlling ULTC(Under Load Tap Changer) output voltage at distribution substation. However, LDC may experience some difficulties in voltage control due to renewable energy resources and distributed generations. Therefore, more advanced voltage control algorithm is necessary to deal with these problems. In this paper, a modified voltage control algorithm for ULTC and DG is suggested. ULTC is operated with the voltages measured at various points in distribution system and prevents overvoltage and undervoltage in the distribution feeders. Reactive power controller in DG compensates the voltage drop in each distribution feeders. By these algorithms, the voltage unbalance between feeders and voltage limit violation will be reduced and the voltage profile in each feeder will become more flat.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.293-296
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• 2012

SOC test methodology in ultra deep submicron (UDSM) technology with reasonable test time and cost has begun to satisfy high quality and reliability of the product. A novel hierarchical test architecture using IEEE standard 1149.1, 1149.7 and 1500 compliant facilities is proposed for the purpose of supporting flexible test environment to ensure SOC test methodology. Each embedded core in a system-on- a-chip (SOC) is controlled by test access ports (TAP) and TAP controller of IEEE standard 1149.1 as well as tested using IEEE standard 1500. An SOC device including TAPed cores is hierarchically organized by IEEE standard 1149.7 in wafer and chip level. As a result, it is possible to select/deselect all cores embedded in an SOC flexibly and reduce test cost dramatically using star scan topology.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.728-734
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• 2001

현재의 IEEE 1149.1 바운다리스캔 표준안은 보드나 내장 코어의 연결선상의 지연고장은 점검 할 수 없다. 본 논문에서는 표준안에 위배기지 않게 TAP 제어기를 수정함으로 시스템 클럭 속도에서 지연고장을 점검 할 수 있는 기술을 개발하였다. 실험을 통해서 본 논문에서 제안한 방법이 기존의 방법보다 추가되는 면적이 적음을 보였다.