• 한국통신학회논문지
• /
• 제32권9C호
• /
• pp.905-912
• /
• 2007

본 논문에서는 OFDM 기반 무선 LAN 시스템에서 긴 훈련심볼을 이용하는, 시간동기 오차의 영향이 고려된 IQ imbalance 추정 및 보상 기법을 제안한다. 기존의 긴 훈련심볼을 이용한 IQ imbalance 보상 기법은 시간동기 오차에 민감한 구조를 갖기 때문에 시간동기 오차가 필연적인 실제 시스템에서는 심각한 성능 저하를 보인다. 본 논문에서는 시간동기 오차로 인해 발생하는 위상회전을 상쇄시킬 수 있는 새로운 criterion을 정의하고, 이에 따른 IQ imbalance 추정 및 보상 기법을 제안한다. 제안된 기법은 시간동기 오차가 존재할 경우에도 IQ imbalance 의 영향을 이상적인 경우 대비 최대 0.2dB 이하로 보상할 수 있으며, IEEE 802.11a 시스템의 54Mbps 전송모드에 적용하였을 경우 기존 기법에 비해 약 4.3dB의 성능 이득을 보인다. 제안된 기법을 이용한 IQ imbalance 추정 및 보상단은 Verilog HDL을 이용하여 하드웨어 설계 및 검증 되었으며, 0.18um CMOS 공정을 이용하여 합성한 결과, 약 75K gates 와 6K bits의 메모리로 구현되었다.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.397-404
• /
• 2013

본 논문에서는 Adaboost알고리즘을 이용한 얼굴인식 하드웨어 시스템의 구조를 제안하였다. 제안된 하드에어 구조는 초당 30프레임을 가지며 실시간 처리가 가능하다. 또한 Adaboost알고리즘을 이용하여 얼굴 특징 데이터를 학습하였고, 영상 크기 축소부와 적분 영상 추출부 그리고 얼굴 비교부, 메모리 인터페이스부, 데이터 그룹화, 검출결과 표시부 등으로 구성되었다. 제안된 하드웨어 구조는 사이클당 1포인트를 계산 할 수 있는 구조로 속도의 향상을 가져오며 full HD($1920{\times}1080$)의 경우에는 총 사이클 수 $2,316,087{\times}30=69,482,610$로 약 70MHz의 속도를 가진다. 제안된 하드웨어 구조는 Verilog HDL로 디자인되었고, Mentor Graphics Modelsim을 이용하여 검증하였으며, 합성은 FPGA Xilinx Virtex5 XC5VLX330을 이용하여 칩의 대략 35%인 74,757 Slice LUT와 45MHz의 주파수에서 동작한다.

• 한국정보통신학회논문지
• /
• 제13권2호
• /
• pp.293-298
• /
• 2009

본 연구에서는 193비트 타원곡선 암호화프로세서를 보조프로세서 형태로 제작하여 FPGA에 구현하였다. 프로그램 레벨에서 최적화된 알고리즘과 수식을 제안하여 증명하였고, 검증을 위해 Verilog와 같은 하드웨어 기술언어를 통하여 다시 한번 분석 하여 하드웨어 구현에 적합하도록 수정하여 최적화 하였다. 그 이유는 프로그래밍 언어의 순차적으로 컴파일되고 실행되는 특성이 하드웨어를 직접 구현하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 보조프로세서를 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera CycloneII FPGA 보드에 매핑하여 실제 칩 프로토타입 IP로 구현하였다. 구현된 유한체 연산 알고리즘과 하드웨어 IP들은 실제적인 암호 시스템에 응용되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.27-35
• /
• 1999

일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.

• 한국통신학회논문지
• /
• 제41권12호
• /
• pp.1844-1850
• /
• 2016

양방향 필터(bilateral filter)는 필터링 시 주변 화소의 평균을 계산하여 경계 보존과 잡음제거에 장점을 가진다. 본 논문에서는 윈도우 분할 기반 양방향 필터에 대하여 실시간 처리가 가능한 시스템을 설계하였다. 윈도우 내부의 주변 화소를 5분할하고 연속된 중심화소와 공유하는 주변 화소를 동시에 연산하는 파이프라인 스케줄링을 적용한 병렬 처리 기법으로 성능을 개선하였다. 비트 폭에 따른 필터 성능과 하드웨어 자원 소모에 대한 상충관계(tradeoff)를 고려하였으며, 필터링 결과 영상의 PSNR 분석을 통하여 비트를 할당하였고 사용된 지수함수는 16단계의 계단함수 LUT를 적용하였다. 설계한 시스템은 verilogHDL로 설계되었으며, 동부하이텍 110nm 라이브러리를 사용하여 Synopsys를 통해 합성하였고 416MHz의 최대 동작주파수에서 416Mpixels/s(397fps)의 처리량(throughput)과 132K 게이트의 하드웨어 자원을 사용한다.

• 한국정보통신학회논문지
• /
• 제11권7호
• /
• pp.1332-1340
• /
• 2007

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2009년도 추계학술대회
• /
• pp.175-178
• /
• 2009

H.264/AVC는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 넓혀 가고 있다. 본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 설명하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안하다. 제안된 인트라 예측기는 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 효율적인 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며 적합한 테스트 벡터를 이용하여 검증 되었다. 제안된 인트라 예측기는 기존에 비해 약 60%의 향상된 결과를 얻었다.

• 한국정보기술학회 영문논문지
• /
• 제10권1호
• /
• pp.71-83
• /
• 2020

In this paper, we propose a system that can detect the shape of a hand at high speed using an FPGA. The hand-shape detection system is designed using Verilog HDL, a hardware language that can process in parallel instead of sequentially running C++ because real-time processing is important. There are several methods for hand gesture recognition, but the image processing method is used. Since the human eye is sensitive to brightness, the YCbCr color model was selected among various color expression methods to obtain a result that is less affected by lighting. For the CbCr elements, only the components corresponding to the skin color are filtered out from the input image by utilizing the restriction conditions. In order to increase the speed of object recognition, a median filter that removes noise present in the input image is used, and this filter is designed to allow comparison of values and extraction of intermediate values at the same time to reduce the amount of computation. For parallel processing, it is designed to locate the centerline of the hand during scanning and sorting the stored data. The line with the highest count is selected as the center line of the hand, and the size of the hand is determined based on the count, and the hand and arm parts are separated. The designed hardware circuit satisfied the target operating frequency and the number of gates.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.221-225
• /
• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -1
• /
• pp.379-382
• /
• 2000

We designed a self-timed interface circuit for efficient communication in IP (Intellectual Property)-based system with high-speed self-timed FIFO and a set of self-timed event logic library with 0.25um CMOS technology. Optimized self-timed standard cell layouts and Verilog models are generated for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. With clock control method and FIFO, we implemented high-speed 32bit-interface chip for self-timed system, which generated maximum system clock is 2.2GHz. The size of the core is about 1.1mm x 1.1mm.