• 한국전자파학회논문지
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• 제22권5호
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• pp.501-509
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• 2011

Software Defined Radio(SDR)에서는 ADC를 안테나 가까이에 위치시키는 것을 목표로 하고 있다. 하지만 실제 RF 대역의 신호를 ADC를 이용해 디지털화 하는 방법은 아직 어렵다. 그래서 RF 대역의 신호를 IF 대역으로 하향 변환 후 샘플링을 하는 방법이 연구되고 있다. 이런 방법의 하나로, Sub-Sampling 방식은 발진기 없이 RF 대역의 신호를 IF로 변환할 수 있는 방법이다. Sub-Sampling 방법을 이용한다면 2개 이상의 밴드를 하향 변환할 수 있지만, RF 필터의 성능으로 인해 하향 변환된 신호간에 간섭이 작용할 수 있어 성능을 저하시킨다. 본 논문에서는 time division multiplexing(TDM) 방식을 이용해 2개 이상의 신호를 시간적으로 분리시킴으로써 RF 필터의 좋지 않은 성능으로 인해 발생할 수 있는 신호간 간섭을 피할 수 있는 방법을 제안한다. 이 방식은 샘플앤홀더에서 두 신호에 대한 시간적 분리와 Sub-Sampling을 동시에 구현함으로써 하드웨어적인 큰 변화 없이 신호를 수신할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.276-281
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• 2005

This paper presents a low voltage operating IF QPSK receiver block which is consisted of programmable gain amplifier (PGA) and analog to digital converter. This PGA has 6 bit control and 250MHz bandwidth, $0{\sim}20\;dB$ gain range. Using the proposed PGA architecture (low distortion gain control switch block), we can process the continuous fully differential $0.2{\sim}2.5Vpp$ input/output range and 44MHz carrier with 2 MHz bandwidth signal at 1.8V supply voltage. Using the sub-sampling technique (input freq. is $44{\sim}46MHz$, sampling freq. is 25MHz), we can process the IF QPSK signal ($44{\sim}46MHz$) which is the output of the 6 bit PGA. We can get the SNDR 35dB, which is the result of PGA and ADC at full gain mode. We fabricated the PGA and ADC and the digital signal processing block of the IF QPSK with the 0.18um CMOS MIM process 1.8V Supply.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.61-70
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• 2009

본 논문에서는 1V 이하의 낮은 전원 전압에서 동작 가능한 10비트 30MS/s 파이프라인 ADC를 제안한다. 제안된 multiplying digital-to-analog converter (MDAC)의 저전압 동작을 위해 스위치-RC 기반의 입력 신호 샘플링 회로와 저항 루프를 이용한 피드백 커패시터 리셋 기법을 제안하였다. 첫 단 MDAC의 정확한 신호 이득을 위해 cascaded 스위치-RC 회로를 사용하였으며, sub-ADC의 비교기에도 독립적인 스위치 RC 샘플링 회로를 적용하여 MDAC 입력단으로 전달되는 스위칭 잡음을 최소화 하였다. 제안된 ADC는 0.13${\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.54LSB 및 1.75LSB 수준을 보인다. 또한 1V의 전원 전압과 30MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 54.1dB 70.4dB이고, 17mW의 전력을 소모하였다.

• 전기전자학회논문지
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• 제14권1호
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• pp.8-16
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• 2010

본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.

• 전자공학회논문지
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• 제50권10호
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• pp.98-104
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• 2013

본 논문에서는 무선 통신 및 근거리 위치 인식이 가능한 WBAN(wireless body area network) 용 UWB(Ultra-wide band) 수신기 회로를 제안한다. UWB 수신기는 에너지 검출 방식의 OOK(on-off keying) 변조가 가능하도록 설계가 되었다. 고속의 sampling 을 하기 위해서 4bit ADC 는 DLL(delay locked loop) 을 이용하여 sub-sampling 기법을 사용하도록 설계되었다. 제안된 UWB 수신기는 CMOS $0.18{\mu}m$ 공정을 이용하여 설계되었으며, 전원 전압 1.8V에서 61mA의 전류를 소모하면서 -85.7dBm의 수신 감도, 42.1dB의 RF front-end 게인, 3.88 dB의 noise figure, 최대 4m 까지의 거리 감지 성능을 가지고 있다.

• 전기전자학회논문지
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• 제25권2호
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• pp.302-308
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• 2021

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180nm CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1MHz 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5MHz의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

• Journal of Communications and Networks
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• 제14권2호
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• pp.188-194
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• 2012

Cognitive networks (CNs) are capable of enabling dynamic spectrum allocation, and thus constitute a promising technology for future wireless communication. Whereas, the implementation of CN will lead to the requirement of an increased energy-arrival rate, which is a significant parameter in energy harvesting design of a cognitive user (CU) device. A well-designed spectrum-sensing scheme will lower the energy-arrival rate that is required and enable CNs to self-sustain, which will also help alleviate global warming. In this paper, spectrum sensing in a multi-user cognitive ad hoc network with a wide-band spectrum is considered. Based on the prospective spectrum sensing, we classify CN operation into two modes: Distributed and centralized. In a distributed network, each CU conducts spectrum sensing for its own data transmission, while in a centralized network, there is only one cognitive cluster header which performs spectrum sensing and broadcasts its sensing results to other CUs. Thus, a wide-band spectrum that is divided into multiple sub-channels can be sensed simultaneously in a distributed manner or sequentially in a centralized manner. We consider the energy consumption for spectrum sensing only of an analog-to-digital convertor (ADC). By formulating energy consumption for spectrum sensing in terms of the sub-channel sampling rate and whole-band sensing time, the sampling rate and whole-band sensing time that are optimal for minimizing the total energy consumption within sensing reliability constraints are obtained. A power dissipation model of an ADC, which plays an important role in formulating the energy efficiency problem, is presented. Using AD9051 as an ADC example, our numerical results show that the optimal sensing parameters will achieve a reduction in the energy-arrival rate of up to 97.7% and 50% in a distributed and a centralized network, respectively, when comparing the optimal and worst-case energy consumption for given system settings.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.108-113
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• 2013

This paper describes a low power asynchronous successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for biomedical applications in a 0.35 ${\mu}m$ CMOS technology. The digital-to-analog converter (DAC) uses a capacitive split-arrays consisting of 6-b main array, an attenuation capacitor C and a 5-b sub array for low power consumption and small die area. Moreover, splitting the MSB capacitor into sub-capacitors and an asynchronous SAR reduce power consumption. The measurement results show that the proposed ADC achieved the SNDR of 68.32 dB, the SFDR of 79 dB, and the ENOB (effective number of bits) of 11.05 bits. The measured INL and DNL were 1.9LSB and 1.5LSB, respectively. The power consumption including all the digital circuits is 6.7 ${\mu}W$ at the sampling frequency of 100 KHz under 3.3 V supply voltage and the FoM (figure of merit) is 49 fJ/conversion-step.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.197-200
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• 2002

In this paper, presents a 1.8V 8-bit 300MSPS CMOS Subranging Analog to Digital Converter (ADC) with a novel reference multiplex is described. The proposed hか converter is composed of Sub A/D Converter block, MUX (Multiplexer) block and digital block. In order to obtain a high-speed operation, further, a novel dynamic latch, an encoder of novel algorithm and a MUX block are proposed. As a result, this A/D Converter is operated 100MHz input frequence by 300MHz sampling rate.