• 정보보호학회논문지
• /
• 제13권1호
• /
• pp.139-146
• /
• 2003

본 논문은 과포화 다변수 방정식을 이용하여 LILI-128 스트림 암호를 분석한다. LILI-128 암호$^{[8]}$ 는 128비트 키를 가진 선형귀환 쉬프트 레지스터 기반의 스트림 암호로 구조를 살펴보면 크게 “CLOCK CONTROL” 부분과 “DATA GENERATION” 부분으로 나뉘어진다. 분석 방법은 “DATA CENERATION” 부분에 사용되는 함수 \ulcorne $r^{d}$ 의 대수적 차수가 높지 못하다는 성질을 이용한다. 간략히 설명하면 차수(K)가 6차인 다변수 방정식을 많이 얻을 수 있고, 이를 7차 (D)의 다변수 방정식으로 확장하여 주어진 변수보다 많은 연립방정식을 얻어 그 해를 구하는 XL 알고리즘을 통해 전수조사보다 빠르게 키정보를 찾을 수 있다. 결과 중 가장 좋은 것은 출력 키수열 2$^{26.3}$비트를 가지고 2$^{110.7}$ CPU 시간을 통해 128비트 키정보를 얻는 것이다.다.

• 한국통신학회논문지
• /
• 제29권8C호
• /
• pp.1210-1217
• /
• 2004

LILI-II 스트림 암호는 NESSIE 후보로 제안된 바 있는 LILI-128의 성능개선 알고리듬이다. 이 알고리듬은 클럭 조절형 스트림 암호방식이며, 구조적으로 동기식 논리회로 구현시 속도가 저하되는 단점이 있다. 본 논문에서는 이 문제를 보완하고자 4-비트 병렬 LFSR을 제안하였으며, 각 레지스터 비트는 4개의 서로 다른 귀환 또는 이동 경로를 갖게 된다. 그리고 ALTERA 사의 Max+plus II 툴과 FPGA 소자(EPF10K20RC240-3)를 선정하여 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며. 최신 Lucent ASIC 소자 기술(LV160C, 0.13$\mu\textrm{m}$ CMOS ＆ 1.5v technology)로 설계시 지연시간이 1.8㎱ 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다. 마지막으로 LILI-II 암호를 병렬 구현시 속도가 4, 8, 또는 16 Gbps (m=8. 16 또는 32)로 고속화 가능함을 제시하였다.

• 한국산업정보학회:학술대회논문집
• /
• 한국산업정보학회 2001년도 춘계학술대회논문집:21세기 신지식정보의 창출
• /
• pp.77-83
• /
• 2001

최근 암호학계에는 미국의 AES와 더불어 체세대 유럽 암호 표준화 프로젝트 (NESSIE)가 진행 중에 있다. 이 프로젝트의 동기식 스트림 암호 분야에서는 호주의 Simpson이 제안한 LILI-128 암호를 포함하여 6개의 후보가 제안된 상태이며, 상기 알고리즘들은 고속화를 위하여 병렬 형태로 설계 개념을 채택하려하고 있다. 본 논문에서는 스트림 암호의 고속화 설계 방안인 병렬 이동형 PS-LFSR의 구조를 살펴본 다음 여러 가지 형태의 비선형 결합함수에 대한 효율적인 구현 방안을 제안하였다. 즉, 비메모리-비선형 결합함수, 메모리-비선형 결합함수, 비선형 필터함수, 클럭조절형 결합함수 등 4가지 형태의 출력함수 형태에 대한 효율적인 병렬 구현 방안을 제안하였고, 합산 수열 발생기의 병렬구현 기법과 클럭조절형 LILI-128의 병렬구현 기법을 예시하여 안전성과 성능을 분석하였다.

• 한국통신학회논문지
• /
• 제27권4A호
• /
• pp.301-309
• /
• 2002

본 논문에서는 병렬 이동형 PS-LFSR을 활용한 여러 가지 형태의 m-병렬 비선형 결합함수에 대하여 제안하고, 이들의 효율적인 구현 방안을 검토하였다. 즉, m-병렬 비메모리-비선형 결합함수, m-병렬 메모리-비선형 결합함수, m-병렬 비선형 필터함수 및 m-병렬 클럭 조절형 결합함수 등 4가지 형태의 m-병렬 비선형 결합함수와 이들의 효율적인 병렬 구현 방안을 제안하였고, 마지막으로 클럭 조절형 LILI-128의 병렬구현 기법을 예시하여 안전성과 성능을 분석하였다.

• 정보보호학회논문지
• /
• 제11권3호
• /
• pp.23-32
• /
• 2001

LILI-128 스트림 암호는 클럭 조절형 스트림 암호방식이며, 이러한 구조는 동기식 논리회로 구현시 속도가 저하되 는 단점이 있다. 즉, 클럭 조절형인 LFSRd는 외부 클럭보다 1~4 배 높은 클럭을 요구하기 때문에 동일한 시스템 클 럭 하에서는 데이터 전송속도에 따른 시스템 성능이 저하된다. 본 논문에서는 귀환/이동에 있어서 랜덤한 4개의 연결 경로를 갖는 4-비트 병렬 LFSRd를 제안하였다. 그리고 ALTERA 사의 FPGA 소자(EPF10K20RC240-3)를 선정하여 그래 픽/VHDL 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며, 50MHz 시스템 클럭에서 안정적인 50Mbps (즉, 45 Mbps 수준인 T3급 이상, 설계회로의 최대 지연 시간이 20ns 이하인 조건) 출력 수열이 발생될 수 있음을 확인하였다. 마지막으로, FPGA/VHDL 설계회로를 Lucent ASIC 소자 (LV160C, 0.13$\mu\textrm{m}$ CMOS & 1.5v technology)로 설계 변환 및 타이밍 시뮬레이션한 결과 최대 지연시간이 1.8ns 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다.