본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인유도장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스측 전위장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송 방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑농도 등에 대하여 드레인유도장벽감소의 변화를 관찰하고자 한다.
IGZO (indium gallium zinc oxide) 박막트랜지스터는, 활성층 채널의 폭과 길이의 비가 고정된 경우에도, 채널 길이가 길어지면 게이트전압에 대한 드레인 전류의 특성곡선이 양의 전압 방향으로 이동하고 전계효과이동도는 낮아졌다. 채널의 길이와 폭이 고정된 상태에서는, 드레인이 전압 높은 경우에 전계효과이동도가 낮고 문턱아래 기울기가 큰 특성을 보였다. 이러한 현상은 IGZO 채널층의 일함수가 커서 소스/드레인 전극과 채널층의 접합부 띠굽음이 규소반도체의 경우와 반대방향으로 나타나는 것에 기인하는 것으로 해석된다.
본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인 유기장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스쪽 장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑강도 등에 대하여 드레인 유기장벽감소의 변화를 관찰하고자 한다.
This study aims to evaluate noise emission from water supply and drain installations in apartment bathroom. These noise were one of the most annoying noise sources in apartment houses. Especially, drain plumbing system have used bellow bathroom ceiling, it was very discomfort to hear the noise in bellow apartment. Noise of closets and faucets were measured which were main noise source, then these noise were evaluate and analyzed the emitting characteristics varying the supplying water pressure. As increasing the water pressure, also total noise level of the water supplying stool noise and faucet noise were increased. Especially the water closet showed remarkably the increasing noise level in middle and high frequency bandwidth, while the noise level of faucets increased in $50\;Hz{\sim}250\;Hz$ of low frequency bandwidth. Vortex closet were favorable to syphon closet, and lever faucet were favorable to conventional lavatory faucet on reducing the noise. Above these results could be used in basic data establishing KS (Korean Standard) for evaluation and rating procedure and measures reducing these noise.
본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자한다. DIBL은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수변화에 대하여 DIBL을 관찰하였다. 채널길이, 채널두께, 상하단 게이트 산화막 두께, 하단 게이트 전압 등을 파라미터로 하여 DIBL을 관찰하였다. 결과적으로 DIBL은 채널도핑 농도분포함수의 변수인 이온주입범위 및 분포편차에 변화를 나타냈다. 특히 두 변수에 대한 DIBL의 변화는 최대채널도핑농도가 $10^{18}/cm^3$ 정도로 고도핑 되었을 경우 더욱 현저히 나타나고 있었다. 채널길이가 감소할수록 그리고 채널두께가 증가할수록 DIBL은 증가하였으며 하단 게이트 전압과 상하단게이트 산화막 두께가 증가할수록 DIBL은 증가하였다.
연약지반의 압밀거동은 온도변화에 의하여 영향을 받는다. 연약 점토지반 내에 온도가 증가하면 간극수압이 증가하고 간극수압의 소산은 부피와 간극비를 감소시킨다. 또한 높은 온도는 간극유체의 점성을 감소시키므로 압밀속도가 빨라진다. 본 연구에서는 온도가 압밀침하량, 압밀시간, 간극수압과 같은 압밀거동에 미치는 영향을 분석하였으며, 이를 위하여 수리역학적(HM) 및 열수리역학적(THM) 거동에 대한 수치해석을 수행하였다. 열주입과 샌드드레인을 동시에 고려하였으며, 온도 변화 및 샌드드레인 직경 변화를 고려하여 해석을 수행하였다. 해석결과, 시료내부의 온도는 열원의 온도와 샌드드레인의 직경 증가에 따라 증가하는 것으로 나타났다. 또한 열주입은 과잉간극수압을 증가시키고 그에 따라 과압밀 영역에서는 추가적인 침하량을 유발하고 정규압밀 영역에서는 압밀시간을 감소시키는 것으로 나타났다.
한국정보디스플레이학회 2008년도 International Meeting on Information Display
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pp.91-93
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2008
The organic field-effect transistors with step-edge structure were fabricated. Source and drain electrodes were obliquely deposited by vacuum evaporation. The step-edge of the gate electrode serve as a shadow mask, and the short channel is formed at the step-edge. The excellent device performances were obtained.
LDD structure is widely accepted in fabricating short channel MOSFETs due to reduced short channel effect originated form lower drain edge electric field. However, modeling of the LDD device is troublesome because the analysis methods of LDD region known are either too complicated or inaccurate. To solve the problem, this paper presents a nonlinear resistance model for the LDD region based on teh fact that the electron mobility changes with positive gate bias because accumulation layer of electrons is formed at the surface of the LDD region. To prove the usefulness of the model, single source/drain and LDD nMOSFETs were fabricated with 0.35$\mu$m CMOS technolgoy. For the fabricated devices we have measured I$_{ds}$-V$_{gs}$ characteristics and compare them to the modeling resutls. First of all, we calculated channel and LDD region mobility from I$_{ds}$-V$_{gs}$ characteristics of 1050$\AA$ sidewall, 5$\mu$m channel length LDD NMOSFET. Then we MOSFET and found good agreement with experiments. Next, we use calculated channel and LDD region mobility to model I$_{ds}$-V$_{gs}$ characteristics of LDD mMOSFET with 1400 and 1750$\AA$ sidewall and 5$\mu$m channel length and obtained good agreement with experiment. The single source/drain device characteristic modeling results indicates that the cahnnel mobility obtained form our model in LDD device is accurate. In the meantime, we found that the LDD region mobility is governed by phonon and surface roughness scattering from electric field dependence of the mobility. The proposed model is useful in device and circuit simulation because it can model LDD device successfully even though it is mathematically simple.
본 핀 채널 전계 효과 트랜지스터에서 낮은 소스/드레인 직렬 저항을 위한 새로운 선택적 산화 방식을 제안하였다. 이 방법을 이용하면, gate-all-around 구조와 점진적으로 증가되는 형태의 소스/드레인 확장영역을 갖는 핀 채널 MOSFET를 얻을 수 있다. 제안된 트랜지스터는 비교 소자에 비해 70% 이상의 소스/드레인 직렬 저항의 감소를 얻을 수 있다. 또한, 제안된 소자는 단채널 효과를 억제하면서도 높은 구동 전류와 전달컨덕턴스 특징을 보인다. 제작된 소자의 포화전류, 최대 선형 전달컨덕턴스, 최대 포화 전달컨덕턴스, subthreshold swing, 및 DIBL은 각각 305 ㎂/㎛, 0.33 V, 13.5 𝜇S, 76.4 𝜇S, 78 mV/dec, 62 mV/V의 값을 갖는다.
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[게시일 2004년 10월 1일]
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