• 한국통신학회논문지
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• 제37A권10호
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• pp.815-820
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• 2012

본 논문에서는 홀로그래픽 저장장치를 위한 2차원 검출기인 2차원 SOVA와 반복 검출 2차원 SOVA의 검출 성능을 비교하였다. 홀로그래픽 저장장치는 2차원 인접심볼간 간섭이 있는 채널을 가지고 있어서 2차원 검출기를 사용하여야 검출 성능이 좋다. 2차원 SOVA와 반복 검출 2차원 SOVA는 2차원 인접심볼간 간섭이 있는 채널에서 잘 동작하는 검출기이다. 이 두가지 검출기를 분석하고 성능을 비교해 보았다. 2차원 SOVA는 1차원 검출기에 비해 약 2 dB의 성능이득이 있었고, 반복 검출 2차원 SOVA는 2차원 SOVA에 비해 약 1 dB 정도의 성능 이득이 있었다. 반대로, 반복 검출 2차원 SOVA는 2차원 SOVA에 비해 약 2배 정도 복잡도가 늘어나며, 2차원 SOVA도 1차원 검출기에 비해 약 2배 정도 복잡도가 늘어난다.

• 전기전자학회논문지
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• 제4권2호
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• pp.257-265
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• 2000

터보 부호의 복호기는 각 복호 단계마다 순방향과 역방향의 메트릭을 계산하여 복호할 비트의 잉여 정보를 추출하여 다음 복호 단계에서 이 정보를 이용하는 반복 복호 기술이다. 길쌈부호의 복호기인 Viterbi 복호기는 연속모드로 동작하는 반면에 터보부호의 복호기는 블록 단위로 동작한다. 터보부호의 복호기에서 사용되는 알고리즘은 매우 복잡한 계산이 필요한 MAP(maximum a posteriori) 알고리즘과 Hagenauer가 제안한 Viterbi 알고리즘을 이용한 SOVA(soft output Viterbi algorithm)가 있는데 복호 성능은 MAP 알고리즘이 우수하다고 알려져 있다. 복잡도가 MAP 알고리즘보다 절반인 SOVA를 채용하고 Robust 등화기법으로 복호 성능을 보완하여 모의 실험결과 기존의 MAP성능만큼 Robust 등화기법이 적용된 SOVA성능이 개선되었음을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.3157-3159
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• 2000

Soft Output Viterbi Algorithm is modification of Viterbi algorithm to deliver not only the decoded codewords but also a posteriori probability for each bit. This paper presents SOVA decoder which can be used for component decoder of turbo decoder. We used two-step SMU architectures combined with systolic array traceback methods to reduce the complexity of the design. We followed the specification of CDMA2000 system for SOVA decoder design.

• 전자공학회논문지S
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• 제35S권3호
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• pp.19-28
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• 1998

This paper is concerned with the implementation of the equalization technique in a DCS 1800 system employing the soft-decision output Viterbi algorithm (SOVA), which makes the hardware complexity comparable to the hard decision MLSE and gives reliable performance. Also, the channel estimation technique with enhances the perfdormance of the soft-decision output equalizer is proposed, and the Viterbi decoder which operates effectively with the soft-decision output of the qualizer is implemented using the Very High Speed ICs Hardware Description Language (VHDL). From the simulation results, it is shown that the implemented Viterbi decoder operates effectively and the SOVA outperforms the hard-decision MLSE in terms of the frame erasure rate (FER) and bit error rate (BER).

• 한국통신학회논문지
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• 제33권6C호
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• pp.438-443
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• 2008

The efficient method to implement the Max-Log-MAP algorithm is proposed by modifying the conventional algorithm. It is called a parallel soft output Viterbi algorithm (SOVA) and the rigorous proof is given for the equivalence between the Max-Log-MAP algorithm and the parallel SOVA. The parallel SOVA is compared with the conventional algorithms and we show that it is an efficient algorithm implementing the modified SOVA in parallel.

• 한국통신학회논문지
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• 제35권11C호
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• pp.896-900
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• 2010

본 논문은 차세대 저장장치로 각광받고 있는 패턴드 미디어 장치에 대한 트랙 위치 오프셋에 따른 성능을 알아본다. 패턴드 미디어 채널은 SUL(Soft Underlayer)의 유무에 따라 1차원 검출기인 비터비 검출기와 2차원 검출기인 2차원 SOVA(Soft output Viterbi algorithm)를 이용해 실험하였고, 트랙 위치 오프셋이 없을 때, 10%, 20%, 30%, 40% 있을 때 실험하였다. 트랙 위치 오프셋이 10%일 때는 성능영화가 0.3 dB ~ 0.5 dB 정도로 크지 않았지만 그 이상이 되면, 성능열화가 심해지는 것을 볼 수 있다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.14-23
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• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1045-1051
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• 2003

Turbo code를 비롯한 concatenated code를 복호하기 위한 알고리즘 중에서 SOVA(soft output Viterbi algorithm)는 최적의 MAP(maximum a posteriori) 알고리즘이나 준최적인 Max-Log-MAP 알고리즘에 비해서 성능은 다소 떨어지는 반면에 계산량이 가장 적은 알고리즘이다. 본 논문에서는 SOVA 구현을 위한 soft decision 값을 갖는 출력 계산과 trace-back 연산을 모든 competing path에 대해서 동시에 진행함으로써 복호 시간을 줄이는 방법을 제안한다. 또한 전체 블록을 부블럭으로 나누어서 제안하는 알고리즘을 적용하여 memory를 효율적으로 사용하는 기법을 제안한다. 3GPP 표준에서 사용되는 turbo code를 이용한 성능분석 결과 제안하는 알고리즘이 기존의 SOVA 구현 기법과 동일한 결과를 보이면서 65%∼75% 정도의 계산량 만을 필요로 하는 것을 알 수 있었다.

• 한국통신학회논문지
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• 제26권12A호
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• pp.1983-1989
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• 2001

본 논문에서는 터보복호기 설계를 위하여 2단 연판정 출력 비터비 알고리듬에 대수적 구조를 적용한 대수적 (algebraic) 2단 연판정 출력 비터비 알고리듬이 제시된다. 제시된 알고리듬은 대수적 구조를 이용함으로써 행렬화된 가지(branch) 및 상태(state) 메트릭의 병렬연산이 가능하다. 띠·라서 기존의 방식에 비해 곱의 연산량이 감소되며 전체 메모리가 줄어든다. 그러므로 제시된 대수적 2단 연판정 출력 비터비 알고리듬은 적은 계산량과 단순한 하드웨어가 요구되는 터보부호의 복호기에 적합할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.384-389
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• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.