• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.553-556
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• 2004

In this paper, we present a new efficient multi-level hardware/software partitioning algorithm for system-on-a-chip design. Originally the multi-level partitioning algorithm are proposed to enhance the performance of previous iterative improvement partitioning algorithm for large scale circuits. But when designing very complex and heterogeneous SoCs, the HW/SW partitioning decision needs to be made prior to refining the system description. In this paper, we present a new method, based on multi-level algorithm, which can cover SoC design. The different variants of algorithm are evaluated by a randomly generated test graph. The experimental results on test graphs show improvement average $9.85\%$ and $8.51\%$ in total communication costs over FM and CLIP respectively.

• 산업경영시스템학회지
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• 제23권59호
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• pp.97-103
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• 2000

This study considers the design of life test sampling inspection plans by attributes for failure rate level qualification at selected confidence level. The lifetime distribution of products is assumed to be exponential. MIL-STD-690C and KS C 6032 standards provide this procedures. But these procedures have some questions to apply in the field. The cost of test and confidence level($1-{\beta}$ risk) are the problem between supplier and user. So, we suggest that the optimal life test sampling inspection plans using expected cost model considering product cost, capability, environmental test cost, etc.

• 대한임베디드공학회논문지
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• 제17권2호
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• pp.85-92
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• 2022

Currently, various researches on electric vehicle battery systems have been conducted from the viewpoint of safety and performance for SoC, SoH, etc. However, it is difficult to build a precise electrical model of a battery system based on the chemical reaction and SoC prediction. Experimental measurements and predictions of the battery SoC were usually performed using dynamometers. In this paper, we construct a simulation model of an electric vehicle system using Matlab Simulink, and confirm the response characteristics based on the vehicle test driving profiles. In addition, we show that it is possible to derive the correlation between the SoC, voltage, and current of the battery according to the driving time of the electric vehicle in conjunction with the BMS model.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.810-813
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• 2008

본 논문에서 연구하고 구현된 JTAG(Joint Test Action Group) Writer는 하나의 SoC(System On a Chip)만 지원하도록 설계된 기존 제품의 단점을 보완할 수 있도록 각 SoC의 제조 회사에서 제공하는 BSDL(Boundary Scan Description Language)을 이용하여 여러 가지 SoC에 쉽게 사용할 수 있도록 모듈화 했다. 그리고 기존 제품들이 사용하고 있는 직렬 포트나 병렬 포트 대신 안정적이고 편리한 USB(Universal Serial Bus) 접속규격을 지원하도록 개선했다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.37-44
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• 2005

본 논문은 보드 또는 SoC 상에서 코아와 코아 사이의 연결선 고장 점검을 위한 효과적인 테스트 패턴 알고리즘과 테스트 패턴 생성기를 소개한다. 연결선 고장 모델 분석을 통해 crosstalk과 정적인 고장을 100$\%$ 점검할 수 있는 6n 패턴 알고리즘을 소개한다 보다 적은 4n+1 개의 패턴으로 100\$\%$에 가까운 고장 점검율을 얻으면서 crosstalk 뿐 아니라 정적고장의 검출 및 진단도 가능한 알고리즘을 제안하고, 효과적인 BIST구현 기술에 대하여 소개한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.503-506
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• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.

• ETRI Journal
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• 제42권4호
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• pp.480-490
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• 2020

More than 42 000 fires occur nationwide and cause over 2500 casualties every year. There is a lack of specialized equipment, and rescue operations are conducted with a minimal number of apparatuses. Through-the-wall radars (TTWRs) can improve the rescue efficiency, particularly under limited visibility due to smoke, walls, and collapsed debris. To overcome detection challenges and maintain a small-form factor, a TTWR system-on-chip (SoC) and its architecture have been proposed. Additive reception based on coherent clocks and reconfigurability can fulfill the TTWR demands. A clock-based single-chip infrared radar transceiver with embedded control logic is implemented using a 130-nm complementary metal oxide semiconductor. Clock signals drive the radar operation. Signal-to-noise ratio enhancements are achieved using the repetitive coherent clock schemes. The hand-held prototype radar that uses the TTWR SoC operates in real time, allowing seamless data capture, processing, and display of the target information. The prototype is tested under various pseudo-disaster conditions. The test standards and methods, developed along with the system, are also presented.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.84-89
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• 2007

차세대통신의 고속 모뎀을 위한 SoC(System on a chip)를 설계하고 테스트하기 위해서는 고속 전송 구조를 가지는 플랫폼의 사용이 필수적이다. 즉 500Mbps 대용량 데이터를 고속으로 실시간 시험할 수 있는 전송 플랫폼이 필요하다. 본 논문은 가상모뎀 SoC 의 고속 전송 구조를 실시간으로 검증하기 위하여 고대역폭의 데이터 전송을 처리할 수 있는 SoC 타겟 보드와 PC를 PCI로 연결하고 AHB-PCI 브릿지 IP를 통하는 인터페이스 구조를 제시한다. 기존의 가상 모뎀 SoC 타겟보드에서 ARM 프로세서와 SDRAM 방식의 통신 구조보다도 개선된 DPRAM방식의 통신 구조를 사용하여 두 매체간의 업로드 및 다운로드 속도가 250Mbps의 고속통신이 가능한 것을 증명하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.71-78
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• 2013

In highly reliable and durable systems, failures due to aging might result in catastrophes. Aging monitoring techniques to prevent catastrophes by predicting such a failure are required. Aging can be monitored by performing a delay test at faster clocks than functional clock in field and checking the current delay state from the test clock frequencies at which the delay test is passed or failed. In this paper, we focus on test clock control scheme for a system-on-chip (SoC) with multiple clock domains. We describe limitations of existing at-speed test clock control methods and present an on-chip faster-than-at-speed test clock control scheme for intra/inter-clock domain test. Experimental results show our simulation results and area analysis. With a simple control scheme, with low area overhead, and without any modification of scan architecture, the proposed method enables faster-than-at-speed test of SoCs with multiple clock domains.

• 한국통신학회논문지
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• 제32권11C호
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• pp.1102-1110
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• 2007

본 논문에서는 기존의 정진폭 다중 부호 이진 직교 (CAMB: Constant-Amplitude Multi-code Biorthogonal) 변조 이론을 적용한 변복조기를 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)을 사용하여 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 이 변복조기는 FPGA을 이용하여 타겟팅 한 후 보드실험을 통해 설계에 대한 충분한 검증을 거쳐 주문형 반도체 (ASIC: Application Specific Integrated Circuit) 칩으로 제작되었다. 이러한 12Mbps급 모뎀의 SoC를 위하여 ARM (Advanced RISC Machine)7TDMI를 사용하였으며 64K바이트 정적 램 (SRAM: Static Random Access Memory)을 내장하였다. 16-비트 PCMCIA (Personal Computer Memory Card International Association), USB (Universal Serial Bus) 1.1, 16C550 Compatible UART (Universal Asynchronous Receiver/Transmitter) 등 다양한 통신 인터페이스를 지원할 뿐 아니라 ADC (Analog to Digital Converter)/DAC (Digital to Analog Converter)를 포함하고 있어 실제 현장에서 쉽게 활용될 수 있을 것으로 기대된다.