• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 춘계학술발표논문집
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• pp.255-258
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• 2009

최근 EDA 툴의 기술적인 향상과 반도체 공정의 발달로 IC 설계자들은 RISC 프로세서, DSP 프로세서, 메모리 등 많은 IP가 하나로 집적되는 SoC구조가 가능해졌다. 하지만 기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가진다. 이러한 문제점은 SoC 내부의 IP들이 많을수록 SoC 플랫폼의 전체 성능이 저하되어, CPU 자체의 속도보다는 효율적인 통신에 의해 성능이 좌우된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 성능을 향상시키기 위하여 크로스바 스위치버스 구조를 제안한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스 구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상됨을 확인하였다.

• 전기전자학회논문지
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• 제13권2호
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• pp.101-107
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• 2009

집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.684-690
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• 2010

기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가지고 있다. 이러한 문제점은 SoC의 내부의 IP 수가 많을수록, 전체적인 SoC의 성능을 저하시키게 되어, CPU 자체의 속도보다는 전체적인 통신 분배에 의해 SoC의 성능이 좌우 된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 SoC의 성능을 향상시키기 위해 크로스바 스위치버스 구조를 제안한다. 크로스바 스위치 버스는 마스터 모률 8개, 슬레이브 모듈 16개까지 연결이 가능하며, 다중 버스 채널구조로 되어 있어 병렬통신이 가능하다. 또한 각 16개의 슬레이브 인터페이스마다 우선순위 정보가 저장된 아비터가 내장되어 하나의 마스터가 슬레이브를 독점하는 것을 방지하는 것과 동시에 효율적인 통신을 지원한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상되었다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.35-44
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• 2005

SoC 설계 기술의 발달로 하나의 칩 내에 집적되는 시스템이 다양한 기능을 수행함에 따라 높은 버스 대역폭이 요구되고 있으며, 시스템 버스의 성능이 전체 시스템의 성능에 큰 영향을 미치고 있다. 본 논문은 다중 마스터를 갖는 SoC용 플랫폼의 효율적인 버스 자원 관리를 위해 다층 구조를 갖는 공유 버스의 레이턴시 모델을 제시하였다. 제안된 모델을 이용하여 시스템의 특성과 레이어 및 마스터 수의 증가에 따른 버스의 레이턴시를 분석하였다. 레이턴시 모델을 통해 유도된 버스 처리량과 MPEG, USB2.0과 같은 IP를 포함하는 SoC플랫폼이 필요로 하는 처리량과의 비교를 통해 IP 수에 적합한 버스 레이어를 정량화하여 특정 SoC플랫폼에 최적인 멀티레이어 구조를 도출하였다. 끝으로 제안된 모델의 레이턴시와 MaxSim을 이용한 버스의 레이턴시를 비교하였을 때, 싱글레이어와 멀티레이어에서 각각 $96\%$와 $85\%$ 이상의 정확도를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.780-783
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• 2012

최근 SoC 업계에서는 다양한 다중 버스 구조가 사용되고 있다. 그러나, 무분별한 버스 층의 남용은 통신 자원과 실리콘 면적의 낭비를 초래한다. 본 논문은 이러한 낭비를 막기 위한 최적의 다중 버스 구조를 탐색하는 정량적 분석법을 소개한다. 본 방법은 다양한 온칩 버스 프로토콜의 특성을 수학적 모델 형태로 반영하여 서로 다른 프로토콜을 기반으로 합성된 버스 구조간 비교가 가능하다. 예제를 대상을 실험한 결과 AHB, AXI, SNP 프로토콜 기반으로 합성된 다중 버스 구조 중 SNP 기반으로 합성된 버스 구조가 AXI 기반의 다중 버스 구조 대비 20% 더 성능이 좋으며 제안된 방법들을 통한 시간 복잡도도 상당히 저감된 것으로 확인되었다.

• 한국콘텐츠학회논문지
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• 제7권11호
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• pp.84-93
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• 2007

본 논문은 시스템 버스와 IP로 구성되는 SoC 플랫폼 기반의 설계에서 온칩 버스의 소비 전력을 시스템 레벨에서 빠르고 정확하게 추정하는 방법을 제시한다. 제안된 소비 전력 추정 모델링은 시스템 구조 변화에 따른 버스 시스템의 소비 전력 변화를 직접 예측할 수 있고 이에 따라 시스템 구성을 최적화할 수 있다. 본 논문에서 소비전력 모델링은 크게 두 부분으로 구성된다. 하나는 버스 시스템 구조에 따른 버스 로직들이 사용하는 소비 전력이고, 다른 하나는 데이터 전송시 발생하는 신호 천이에 의한 버스 라인의 소비 전력이다. 본 모델링을 타겟 멀티미디어 SoC인 MPEG 인코더에 적용하여 92% 이상의 정확도를 가짐을 보였다. 제안된 모델링은 고성능/저전력 멀티미디어 SoC 설계에 활용 가능할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 한국정보과학회논문지:시스템및이론
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• 제33권8호
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• pp.554-561
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• 2006

최근, SoC 설계연구가 활발히 진행되고 있으며, 하나의 시스템에 보다 많은 수의 IP가 포함되고 있다. 많은 IP 간의 효율적인 통신과 재사용율을 높이기 위해 다양한 프로토콜과 버스 구조들이 연구되고 있다. 기존의 공유 버스 구조의 문제점을 해결하기 위해 제안된 SNP(SoC Network Protocol) 와 SNA(SoC Network Architecture)는 각각 peer-to-peer 방식의 프로토콜과 버스 구조이다. 한편 AMBA AHB 는 대규모 SoC 시스템에 다소 부적절한 구조를 가짐에도 불구하고 산업 표준으로 자리매김 해왔다. 따라서 기존의 많은 IP들이 AMBA 인터페이스를 가지고 있으나 SNP 와는 프로토콜과 완벽하게 호환되지 않는 문제점을 가지고 있다. 기존의 IP 들의 인터페이스를 SNP 로 바꾸기 전까지는 새로 제안된 버스 구조에서도 AMBA AHB 와의 호환성을 완전히 배제할 수가 없다. 본 논문에서는 기존의 SNP 가 확장된 XSNP(extended SNP) 스펙과 SNA 기반 시스템에서 이를 지원하는 SNA 컴포넌트를 제안한다. AMBA AHB 와 SNP 사이의 프로토콜 변환을 지원하기 위해서 기존 SNP 의 페이즈를 1 비트 확장하여 새로운 8 개의 페이즈를 추가하였다. 따라서 AMBA 호환 가능한 IP 는 SNP 를 통해 성능 감쇠 없이 AHB-to-XSNP 변환기를 통해 통신할 수 있다. 또한 이러한 확장 방법은 AMBA AHB 뿐 아니라 SNP 와 다른 버스 프로토콜 사이의 신호 변환에도 이용하여 SNP 의 유연성과 성능을 향상시킬 수 있다. 제안된 구조의 검증 / 평가를 위해 다양한 시뮬레이션을 수행하였으며, AMBA AHB 와의 호환성에 있어 문제가 없다는 것을 검증하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.24-31
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• 2007

현재까지 다수의 버스 프로토콜과 구조가 발표되었지만, 대부분 공유 버스 구조를 가져 시스템 성능 저하의 원인이 되었다. 기존의 공유버스가 갖는 문제점들을 해결하기 위해 고성능의 버스 프로토콜인 SNP (SoC Network Protocol)와 버스 구조인 SNA (SoC Network Architecture)가 제안되었는데, 이를 수정/개선한 버스 구조를 제안하고자 한다. 개선된 SNA는 다중 마스터의 다중 버스 요청에 대해 다중 라우팅을 지원함으로써 성능을 향상시켰으며, 내부 라우팅 로직의 최적화로 면적을 감소시켰다. 또한 성능감소 없이 AMBA AHB 프로토콜과 완벽히 호환 가능한 XSNP(Extended SNP)를 인터페이스 프로토콜로 사용한다. 현재 라우팅 로직을 최적화하여 개선된 SNA의 하드웨어 복잡도가 크게 증가하지 않았고, 기존 SNP를 사용하는 IP는 호환성 문제나 성능 감소 없이 개선된 SNA를 통해 통신할 수 있다. 더불어, SNA는 AMBA AHB와 인터커넥트 버스 매트릭스를 대체할 수 있으며, 다중 채널을 동시에 보장하고 다양한 토플로지를 지원가능 하도록 설계되어 사용하는 IP 수에 따라 설계자에 의해 다양한 토플로지를 선택할 수 있다. 한편, SNA는 적은 수의 인터페이스 와이어를 가지기 때문에 오프 칩 버스로도 사용될 수 있다. 제안된 버스 구조는 시뮬레이션과 어플리케이션 동작을 통해 검증이 완료되었다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.65-72
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• 2005

공정기술과 EDA 툴의 발전에 따라서 하나의 실리콘 다이(Die)에 많은 IP가 집적되고 멀티프로세서가 포함되는 SoC 구조가 가능해지고 있다 그러나 대부분의 기존 SoC 버스는 공유버스 구조라는 문제점으로 인해 통신의 병목현상이 발생하고 이는 전체 시스템 성능을 저하시키는 요인이 된다. 많은 경우에 멀티프로세서 시스템의 성능은 CPU 자체의 속도보다는 효율적인 통신과 균형있는 연산의 분배가 좌우하게 된다 따라서 충분한 SoC 버스 대역폭(Bandwidth)을 확보하기 위한 하나의 해결책으로 크로스바 라우터(Crossbar Router)를 이용하여 효율적인 온 칩 버스구조인 SoC Network Architecture(SNA)를 제안한다. 제안된 SNA구조는 다중 마스터(multi-master)에 대해 다중 채널(multi-channel)을 제공하여 통신의 병목현상을 크게 줄일 수 있으며 뛰어난 확장성을 지원한다. 제안된 구조에 따라 모델 시스템을 설계하고 시뮬레이션을 진행한 결과 AMBA AHB 버스에 비해 평균 $40\%$ 이상 효율이 증가했다.