• 전기전자학회논문지
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• 제23권4호
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• pp.1203-1207
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• 2019

As the number of IP cores has been increasing in a System-on-Chip (SoC), multiple routers are included in on-chip-networks. Each router has its own arbitration policy and it is difficult to obtain a desired arbitration result by combining multiple routers. Allocating desired bandwidths to the ports across the routers is more difficult. In this paper, a guaranteed bandwidth allocation scheme using an IP-level QoS control is proposed to overcome the limitations of existing local arbitration policies. Each IP can control the priority of a packet depending on the data communication requirement within the allocated bandwidth. The experimental results show that the proposed mechanism guarantees for IPs to utilize the allocated bandwidth in multiple router on-chip-networks. The maximum error rate of bandwidth allocation of the proposed scheme is only 1.9%.

• 정보보호학회논문지
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• 제14권5호
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• pp.97-107
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• 2004

본 논문에서는 생체 정보를 이용한 사용자 인증분야에서 가장 널리 사용되는 지문의 특징점 추출기의 SoC(System-on-Chip) 구현을 보인다. 일반적인 지문 특징점 추출 방식은 이진화, 세선화 방법을 사용하는데, 저화질 지문 이미지의 경우 많은 오류가 발생하여 지문인식시스템 전체의 정확도를 떨어뜨리는 문제가 있다. 이러한 문제를 해결하기 위해 지문 이미지에서 융선을 직접 추적하여 특징점을 추출하는 알고리즘이 제안되었으나, 연산량이 많아 스마트카드와 같은 소규모 시스템에서 소프트웨어만으로 수행하기 어렵다는 문제점이 있다. 본 논문에서는 융선추적 알고리즘을 스마트카드용 SoC에서 구현하기 위한 방법을 제안한다. 하드웨어의 효율성을 높이기 위하여 융선추적 알고리즘을 변형하였으며, 알고리즘의 각 기능 블록은 수행할 연산량, 하드웨어 비용과 활용도, 그리고 시스템 효율성 등이 고려되어 하드웨어와 소프트웨어로 분리 구현되었다. 구현된 용선추적을 이용한 지문 추출기는 SoC용 IP로 개발이 되어, 여러가지 스마트카드용 SoC에서 사용될 수 있다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.57-64
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• 2006

다중처리기 SoC(System on Chip) 플랫폼은 SoC 설계를 위한 새로운 혁신적인 경향들을 가지고 있다. QoS 인수와 성능 매트릭스는 SoC을 위한 새로운 설계 방법론을 채택하도록 하였다. 이것은 NOC의 하부 통신 백본뿐만 아니라 전체 시스템 구조가 고도로 확장가능하고, 재사용가능하고, 예측가능하면서 가격과 에너지 측면에서 효율적인 플랫폼이 되도록 구체화할 것이다. 우리는 NOC의 통신 백본 구조가 계층화된 것처럼 NOC의 전체 시스템 구조가 자체적으로 7 계층이 되도록 제안한다. 이런 플랫폼은 동기화 문제를 가지는 병행성을 보다 효과적으로 모델화하는 영역에 특수한 문제들을 분리할 수 있다. 그러한 계층 구조에서 계산 모델은 어떤 응용에 자연스러운 병행성과 동기화 문제를 모형 할 수 있는 뼈대를 제공할 것이다. 그러므로 특정 NOC 영역에서 올바른 계산 모델을 사용하는 것은 아주 중요하다.

• 반도체디스플레이기술학회지
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• 제9권2호
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• pp.7-10
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• 2010

In this paper, we design a modem SoC (System on Chip) for low power consumption and high speed wireless communications. Among various schemes of high speed communications, an MB-OFDM (Multi Band-Orthogonal Frequency Division Multiplexing) UWB (Ultra-Wide-Band) chip is designed. The MB-OFDM uses wide-band frequency to provide high speed data rate. Additionally, the system imposes no interference to other services. The 90nm CMOS (Complementary Metal-Oxide Semiconductor) technology is used for the SoC design. Especially, power management mode is implemented to reduce the power consumption.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.78-85
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• 2008

네트워크 SoC 칩을 대상으로 SystemC를 이용한 High-level 설계 방법을 연구하였다. 실제 Verilog RTL 모델과 비교하여 깊이있는 Architecture 구조탐색과 정확한 SystemC 모델 cycle 검증을 토대로 하여 High-level 설계를 강조할 것이다. 대다수 High-level 설계와 접근방법과 다르게, SystemC 모델과 Verilog RTL 모델의 성능을 비교해 보고, SystemC-based platform을 검증하기 위해 On-chip test board 측정 데이터를 이용하였다. 이 논문에서는 High-level 설계기법이 RTL 모델과 같은 정확성을 얻을 수 있을 뿐만 아니라, RTL 모델보다 100배 이상 빠른 시뮬레이션 속도를 달성할 수 있음을 보여 주었다. 그리고, 아키텍처 구조탐색을 통해서 시스템 성능하락의 원인을 파악하고, 대안을 찾아보았다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.888-889
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• 2015

본 논문에서는 입베디드세스템에 기초를 둔 시스템온칩을 구성하는 방법을 제안하였다. 제안한 방법은 이전의 방법에 비해 좀 더 콤팩트하고 효과적이다. 이 방법은 높은 수행시뮬레이션을 요구하고 하드웨어/소프트웨어 통합설계 툴을 사용하여 구현을 위한 실행 가능한 규격화된 적절함을 요구한다. 시스템 인터페이스 처럼 이미 존재하고 있는 부품의 재사용은 지원되지만, 작업 이후는 단지 하드웨어/소프트웨어 통합설계 툴의 프로그램에 의해 수행되어진다. 실제 설계 흐름은 모든 프로세스를 통하여 요구되는 구현으로부터 모든 설계 단계 사이의 궤환을 허용하게끔 설명되어진다. 향후 좀 더 진보된 임베디드시스템에 기초를 둔 시스템온칩을 구성하는 방법이 요구된다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 한국멀티미디어학회논문지
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• 제12권5호
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• pp.617-632
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• 2009

본 논문에서는 네트워크 포로토콜의 기능 명세를 소프트웨어 및 하드웨어 태스크로 분할한 후에 태스크 단위에서 조립형 재구성이 가능한 네트워크 프로토콜 스택의 설계 기법을 제안하였다. 또한 네트워크 기능을 사용하는 실시간 응용 서비스의 마감시한을 보장하기 위하여 개별 태스크의 마감시한을 보장함과 동시에 각 태스크 간에 교환되는 메시지의 마감시한을 보장하는 기법을 제안하였다. 제안한 기법은 네트워크 프로토콜의 기능을 태스크 단위로 분할한 후에 조립형 재구성이 가능한 소프트웨어 및 하드웨어 기반의 네트워크 프로토콜 태스크로 설게 및 구현할 수 있다. 또한 제아한 실시간 메시지 교환 기법은 마감시한 내에 메시지의 처리를 완료해야 하는 멀티미디어 응용 서비스의 실시간 속성을 만족시킬 수 있다. 본 논문에서는 TCP/IP 프로토콜을 태스크 단위로 분할하여 SoC(System-on-chip) 플랫폼에서 각각 하드웨어 및 소프트웨어 태스크로 구현한 후에 제안한 기법의 성능을 분석한 결과, 응용 서비스가 요구하는 실시간성 만족도를 제공함과 동시에 TCP/IP 프로토콜의 처리 성능도 향상되었음을 확인하였다.

• 전기학회논문지
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• 제60권1호
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• pp.156-160
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• 2011

This paper describes the design and implementation of a System-on-a-Chip (SoC) for pattern recognition to use in embedded applications. The target Soc consists of LEON2 core, AMBA/APB bus-systems and custom-designed accelerators for Gaussian Pyramid construction, lighting compensation and histogram equalization. A new FPGA-based prototyping platform is implemented and used for design and verification of the target SoC. To ensure that the implemented SoC satisfies the required performances, a pattern recognition application is performed.

• Journal of information and communication convergence engineering
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• 제6권2호
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• pp.122-128
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• 2008

Multiprocessor architectures and platforms, such as, a multiprocessor system on chip (MPSoC) recently introduced to extend the applicability of the Moore's law, depend upon concurrency and synchronization in both software and hardware to enhance design productivity and system performance. With the rapidly approaching billion transistors era, some of the main problem in deep sub-micron technologies characterized by gate lengths in the range of 60-90 nm will arise from non scalable wire delays, errors in signal integrity and non-synchronized communication. These problems may be addressed by the use of Network on Chip (NOC) architecture for future System-on-Chip (SoC). We have modeled a concurrent architecture for a customizable and scalable NOC in a system level modeling environment using MLDesigner (from MLD Inc.). Varying network loads under various traffic scenarios were applied to obtain realistic performance metrics. We provide the simulation results for latency as a function of the buffer size. We have abstracted the area results for NOC components from its FPGA implementation. Modeled NOC architecture supports three different levels of quality-of-service (QoS).