• 대한전자공학회논문지SD
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• 제41권2호
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• pp.1-8
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 설계하였다 설계된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 5 V 전원 공급상태에서 소모전력은 900 ㎽로 예측할 수 있었다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.11-17
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 구현하였다. 제작된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일 칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 루프백 측정에서 지터도 실효치 32.3 ps, 최대치 335.9 ps로 비교적 양호하게 나타났다. 전체 칩의 소비전력은 5V 단일전원 공급 상태에서 약 1.15 W(230 mA)로 나타났다.

• 한국정밀공학회지
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• 제17권4호
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• pp.7-21
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• 2000

This paper describes an overview of the thixoforming and thixomolding processes. Semi-solid metalworking (SSM), which is called the thixoforming process of aluminium materials, incorporates the elements of both casting and for the manufacture of near net shape parts. The SSM has some advantages such as net shape or near net shape manufacturing, the ability to form thin walls, excellent surface finish, tight tolerance, and excellent dimensional precision. The thixomolding process of Mg alloy (AZ9l) is a combination of two technologies both conventional die casting and plastic injection molding. The feed material used is a machined chip with a geometry of approximately 1 mm square and a length of 2~3 mm. The semi-solid forming (SSF) of high quality aluminium and magnesium parts will be established in the automotive and electronic industry, in the future. The hybrid method of casting/forging has been caused attention. This process uses a preformed material made by casting instead of the wrought material and finishes it by a single forging process. This process is expected to lower costs without sacrificing the mechanical and finishes it by a single forging process. The process is expected to lower costs without sacrificing the mechanical properties. The authors, intending that the casting/forging process contributes to a reduction in production cost of aluminum automotive parts in Korea, describes the feature of the casting/forging process, aluminum alloys suitable for the cast preform, microstructure and mechanical properties of the cast preform, application examples of cast/forging, and further study.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.1-4
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• 2009

본 연구에서는 실리콘 웨이퍼에 2중 다이싱 공정의 적용이 리드-온-칩 패키지로 조립되는 반도체 디바이스의 T.C. ($-65^{\circ}C$에서 $150^{\circ}C$까지의 온도변화에 지배되는 신뢰성 실험) 신뢰성에 어떠한 영향을 미치는 지를 보여준다. 기존 싱글 다이싱 공정은 웨이퍼에서 분리된 디바이스의 테두리 부위가 다이싱으로 인해 기계적으로 손상되는 결과를 보였으나, 2중 다이싱 공정은 분리된 디바이스의 테두리 부위가 거의 손상되지 않고 보존되는 것을 확인할 수 있었다. 이는 2중 다이싱의 경우 다이싱 동안 웨이퍼의 전면에 도입된 노치부위가 선택적으로 파손되면서 분리된 디바이스의 테두리 부위를 보호하기 때문으로 해석된다. 온도변화 실험을 통해 2중 다이싱 공정의 도입이 단일 다이싱 공정에 비해 T.C. 신뢰성에서도 대단히 좋은 결과를 보인다는 것을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.685-691
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• 2003

본 논문에서는 고속 통신 시스템 응용을 위한 12b 100 MS/s CMOS D/A 변환기(DAC) 회로를 제안한다. 제안하는 DAC는 전력소모, 면적, 선형성 및 글리치 에너지 등을 고려하여, 상위 8b는 단위 전류셀 매트릭스 (unit current-cell matrix)로 나머지 하위 4b는 이진 전류열 (binary-weighted array)로 구성하였다. 제안하는 DAC는 동적 성능을 향상시키기 위해 새로운 구조의 스위치 구동 회로를 사용하였다. 시제품 DAC회로 레이아웃을 위해서는 캐스코드 전류원을 단위 전류셀 스위치 매트릭스와 분리하였으며, 제안하는 칩은 0.35 um single-poly quad-metal CMOS 공정을 사용하여 제작되었다. 측정된 시제품의 DNL 및 INL은 12b 해상도에서 각각 ±0.75 LSB와 ±1.73 LSB이내의 수준이며, 100 MS/s 동작 주파수와 10 MHz 입력 주파수에서 64 dB의 SFDR을 보여준다. 전력 소모는 3 V의 전원 전압에서 91 mW이며, 칩 전체 크기는 2.2 mm × 2.0 mm 이다.

• 대한치과보철학회지
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• 제35권2호
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• pp.373-384
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• 1997

In this study, 4 types of dowel pin were used to fabricate removable dies using the Pindex system. The comparison of interabutment distances between before and after sawing were conducted in each type of dowel pin, and the horizontal discrepancies in the interabutment distance according to the abutment location and the type of dowel pin were comparatively analyzed. Abutments LM(left molar), LP(left premolar), A(anterior), RP(right premolar), and RM (right molar) were used for measurement. The interabutment distances were measured between each abutment : LM-LP, LM-A, LM-RP, and LM-RM. The slide scanned image of each model was magnified on the computer screen and the measurements were conducted using the meeting point of the cross on the occlusal surface of each abutment. The results were as follows : 1. In the comparison of interabutment distances between before and after sawing in each type of dowel pin, there was no significant difference in World dowel pin(double), Bi-pin(double), Maxcel dowel pin(single). In the World dowel pin(single) there was no significant difference between LM-LPs, but in the other measurements (LM-As, LM-RPs, and LM-RMs) there was significant difference between before and after sawing(p<0.05). 2. In comparison of horizontal discrepancies of the measurement according to the abutment location, there was significant difference between measurement LM-LP($0.27{\pm}0.19mm$) and the others : LM-A($0.46{\pm}0.20mm$), LM-RP($0.38{\pm}0.25mm$), LM-RM($0.45{\pm}0.22mm$) (p<0.05). 3. In comparison of horizontal discrepancies of the measurement according to the type of dowel, there was no significant difference between each dowel. As a result when fabricating a removable die using the previously mentioned 4 types of dowel pins, it is thought that the horizontal discrepancy increased in proportion to the interabutment span length and does not depend on the type of dowel pin.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.98-107
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• 2013

This work describes a 13b 100 MS/s 0.13 um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of $2V_{P-P}$ using a single on-chip reference of $1V_{P-P}$. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 $mm^2$ consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.

• Design & Manufacturing
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• 제15권1호
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• pp.48-56
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• 2021

The quality of products produced by injection molding process is greatly influenced by the process variables set on the injection molding machine during manufacturing. It is very difficult to predict the quality of injection molded product considering the stochastic nature of manufacturing process, because the process variables complexly affect the quality of the injection molded product. In the present study we predicted the quality of injection molded product using Artificial Neural Network (ANN) method specifically from Multiple Input Single Output (MISO) and Multiple Input Multiple Output (MIMO) perspectives. In order to train the ANN model a systematic plan was prepared based on a combination of orthogonal sampling and random sampling methods to represent various and robust patterns with small number of experiments. According to the plan the injection molding experiments were conducted to generate data that was separated into training, validation and test data groups to optimize the parameters of the ANN model and evaluate predicting performance of 4 structures (MISO1-2, MIMO1-2). Based on the predicting performance test, it was confirmed that as the number of output variables were decreased, the predicting performance was improved. The results indicated that it is effective to use single output model when we need to predict the quality of injection molded product with high accuracy.

• 공업화학
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• 제10권7호
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• pp.1008-1013
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• 1999

펙틴/전분 블렌드의 열가소성과 펙틴/전분 비와 가소제 함량이 블렌드의 기계적 물성과 형태에 미치는 영향을 조사하였다. 블렌드는 이축 압출기로 제조하였으며 시험용 필름은 슬릿 다이가 부착된 일축 압출기로 제조하였다. 대부분의 블렌드는 열가소성 성질을 가지고 있었으나, 펙틴/전분비가 아주 높은 블렌드는 열가소성 성질이 매우 약하였다. 필름의 인장 물성은 가소제인 글리세롤의 함량에는 크게 변화였으나 펙틴/전분 비의 변화에 대하여는 상대적으로 적게 변화하였다. 습조성 블렌드의 DSC 곡선은 $125^{\circ}C$에서 유리전이온도와 유사한 전이온도를 포함하고 있었다. 파단면의 전자현미경사진은 펙틴과 전분의 계면에서는 접착 현상이 좋다는 것을 보여주었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.331-340
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• 2012

In the deep sub-micron ICs, growing amounts of on-die memory and scaling effects make embedded memories increasingly vulnerable to reliability and yield problems. Spare columns are often included in memories to repair defective cells or bit lines during production test. In many cases, the repair process will not use all spare columns. Schemes have been proposed to exploit these unused spare columns to store additional check bits which can be used to reduce the miscorrection probability for triple errors in single error correction-double error detection (SEC-DED). These additional check bits increase the dimensions of the parity check matrix (H-matrix) requiring extra area overhead. A method is proposed in this paper to efficiently fill the extra rows of the H-matrix on the basis of similarity of logic between the other rows. Optimization of the whole H-matrix is accomplished through logic sharing within a feasible operating time resulting in reduced area overhead. A detailed implementation using fuse technology is also proposed in this paper.