• ETRI Journal
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• 제41권5호
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• pp.670-683
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• 2019

In this paper, we analyzed the signal integrity of a system interconnection module for a proposed high-density server. The proposed server integrates several components into a chassis. Therefore, the proposed server can access multiple computing resources. To support the system interconnection, among the highly integrated computing resources, the interconnection module, which is based on Serial RapidIO, has been newly adopted and supports a bandwidth of 800 Gbps while routing 160 differential signal traces. The module was designed for two different stack-up types on a printed circuit board. Each module was designed into 12- (version 1) and 14-layer (version 2) versions with thicknesses of 1.5T and 1.8T, respectively. Version 1 has a structure with two consecutive high-speed signal-layers in the middle of two power planes, whereas Version 2 has a single high-speed signal placed only in the space between two power planes. To analyze the signal integrity of the module, we probed the S-parameters, eye-diagrams, and crosstalk voltages. The results show that the high-speed signal integrity of Version 2 has a better quality than Version 1, even if the signal trace length is increased.

• 한국전산구조공학회논문집
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• 제32권6호
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• pp.375-381
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• 2019

구조물의 상태를 조기에 파악하기 위한 구조물 건전도 모니터링 연구와 건물의 정보를 수집하여 에너지를 효율적으로 관리해 주는 건물에너지관리시스템에 관한 연구가 활발히 진행 중이다. 본 연구에서는 기존 모니터링 시스템 연구가 건설, 센싱, ICT 기술이 융합된 첨단 기술임에도 불구하고 고가의 센서와 전문적인 기술력이 요구되어 적용 범위가 제한된다는 한계를 극복하기 위하여 싱글보드컴퓨터 중 가장 널리 쓰이는 라즈베리파이와 저전력으로 장거리의 통신이 가능한 로라 모듈, 고성능의 보급형 가속도계를 활용하여 장기간으로 건물의 모니터링이 가능한 무선 엣지 컴퓨팅 시스템을 구축하였다. 또한 라즈베리파이에 분산처리 알고리즘을 탑재함으로써 실시간으로 취득되는 방대한 양의 가속도 데이터 중 의미있는 데이터만을 취득하였으며 와이파이 통신으로 취득한 전체의 로우데이터와 비교함으로써 본 시스템으로부터 취득된 데이터의 정밀성을 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권11호
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• pp.1131-1135
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• 2010

본 논문에서는 고정시킨 평면거울을 바라보는 단일 카메라에서 얻어진 영상을 이용하여 훈련자 양 하지의 자세를 3차원으로 추정하는 방법을 제안한다. 이를 위해, 카메라 입력영상으로부터 평면거울에 부착된 네 개의 적외선 마커를 탐색하여 단일 카메라의 자세를 추정한다. 추정된 카메라 자세를 통해 거울평면을 기준으로 하는 훈련공간을 정의하고, 압력 센서를 사용하여 공간 내의 훈련자의 양 하지 위치를 측정한다. 양 하지의 마커는 직접적으로, 또는 거울을 통해 카메라 영상으로 투영되고, 정의된 훈련 공간에서 3차원 위치로 변환된다. 변환된 마커들의 3차원 위치관계에 의해 최종적으로 양 하지의 자세를 얻고 연속적인 움직임에 대해 운동 상태를 추정한다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권2호
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• pp.134-139
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• 2017

기존의 스크린 미러링 시스템들은 패킷 손실에 취약하며 제한적인 모바일 기기의 에너지를 효율적으로 사용하지 못하는 단점을 가지고 있다. 이를 극복하기 위해 본 연구에서는 패킷 손실에 강인하고 에너지 효율적인 스크린 미러링 시스템을 제안한다. 제안하는 시스템은 패킷 손실로 인한 스크린 미러링 영상의 품질 저하를 완화하기 위해 전방오류정정 기술의 한 종류인 랩터 코드를 적용한다. 그리고 모바일 기기의 효율적인 에너지 사용을 위해 스크린 미러링 데이터에 대한 트래픽 셰이핑을 적용하고, 랩터 인코딩 매개 변수를 조절한다. 제안하는 시스템은 싱글 보드 컴퓨터를 사용하여 실제로 구현 되었으며, WiFi Direct 네트워크 상에서 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2462-2472
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• 2014

최근 컴퓨팅 패러다임의 변화와 다양한 서비스를 지원하기 위한 VoIP 기술이 재조명 받고 있다. 본 논문에서는 VoIP 기반의 음성 보안 서비스를 지원하기 위한 소프트웨어 PBX인 오픈소스 Asterisk와 하드웨어 플랫폼, 그리고 모바일 단말기간의 시스템 설계 및 구현하였다. 특히 하드웨어 플랫폼에서는 싱글보드에서부터 가상화를 위한 XenServer 기반의 서버들을 이용한 다양한 플랫폼을 지원하도록 설계하였다. 그리고 이를 기반으로 한 네트워크 트래픽의 지연 테스트와 음성 보안 테스트를 통해 검증하였다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 한국항행학회논문지
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• 제18권2호
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• pp.191-199
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• 2014

최근 IT 분야의 화두인 클라우드 컴퓨팅과 빅데이터 패러다임을 중소기업(Small and Medium Business: SMB) 차원에서 용이하게 활용하도록 지원하는 시도가 증가하고 있다. 이러한 노력의 일환으로, 본 논문에서는 프라이빗 클라우드 인프라 환경을 대상으로 하둡(Hadoop) 클러스터를 시험적으로 구축하는 프로토타입을 설계하고 구현한다. 프로토타입 구현은 싱글보드, PC, 그리고 서버를 이용하여 각각 수행하고, 그 성능을 테스트한다. 또한, ASA (American Standard Association) Dataset을 이용한 빅데이터 분석을 통해서 구축된 하둡 프로토타입을 활용하는 분석 소프트웨어 시스템의 성능을 통합적으로 검증한 결과를 제시한다. 이를 위해, R, 파이썬, D3, 자바와 같은 오픈소스를 이용하여 분석 소프트웨어 시스템을 구현하고, 테스트를 수행한다.

• Structural Monitoring and Maintenance
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• 제2권4호
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• pp.319-338
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• 2015

The electro-mechanical impedance (EMI) technique makes use of surface-bonded lead zirconate titanate (PZT) patches as impedance transducers measuring impedance variations monitored on host structural components. The present experimental work further evaluate an alternative to the conventional EMI technique which performs measurements of the variations in the output voltage of PZT transducers rather than computing electromechanical impedance (or admittance) itself. This paper further evaluates a variant of the EMI approach presented in a previous work of the present authors, suitable, for low-cost concrete structures monitoring applications making use of a credit card-sized Raspberry Pi single board computer as core hardware unit. This monitoring approach is also deployed by introducing a new damage identification index based on the ratio between the area of the 2-D error ellipse of specific probability of EMI-based measurements containment over that of the 2-D error circle of equivalent probability. Experimental results of damages occurring in concrete cubic and beam specimens are investigated under increasing loading conditions. Results illustrate that the proposed technique is an efficient approach for identification and early detection of damage in concrete structures.

• 한국농업기계학회:학술대회논문집
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• 한국농업기계학회 2017년도 춘계공동학술대회
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• pp.171-171
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• 2017

전산유체역학(CFD: Computational Fluid Dynamics)를 이용한 스마트팜 환경 내부의 정밀 제어 연구가 진행 중이다. 시계열 데이터의 난해한 동적 해석을 극복하기위해, 비선형 모델링 기법의 일종인 인공신경망을 이용하는 방안을 고려하였다. 선행 연구를 통하여 환경 데이터의 비선형 모델링을 위한 Tensorflow활용 방법이 하드웨어 가속 기능을 바탕으로 월등한 성능을 보임을 확인하였다. 그럼에도 오프라인 일괄(Offline batch)처리 방식의 한계가 있는 인공신경망 모델링 기법과 현장 보급이 불가능한 고성능 하드웨어 연산 장치에 대한 대안 마련이 필요하다고 판단되었다. CFD 해석을 위한 Solver로 SU2(http://su2.stanford.edu)를 이용하였다. 운영 체제 및 컴파일러는 1) Mac OS X Sierra 10.12.2 Apple LLVM version 8.0.0 (clang-800.0.38), 2) Windows 10 x64: Intel C++ Compiler version 16.0, update 2, 3) Linux (Ubuntu 16.04 x64): g++ 5.4.0, 4) Clustered Linux (Ubuntu 16.04 x32): MPICC 3.3.a2를 선정하였다. 4번째 개발환경인 병렬 시스템의 경우 하드웨어 가속는 OpenCL(https://www.khronos.org/opencl/) 엔진을 이용하고 저전력 ARM 프로세서의 일종인 옥타코어 Samsung Exynos5422 칩을 장착한 ODROID-XU4(Hardkernel, AnYang, Korea) SBC(Single Board Computer)를 32식 병렬 구성하였다. 분산 컴퓨팅을 위한 환경은 Gbit 로컬 네트워크 기반 NFS(Network File System)과 MPICH(http://www.mpich.org/)로 구성하였다. 공간 분해능을 계측 주기보다 작게 분할할 경우 발생하는 미지의 바운더리 정보를 정의하기 위하여 3차원 Kriging Spatial Interpolation Method를 실험적으로 적용하였다. 한편 병렬 시스템 구성이 불가능한 1,2,3번 환경의 경우 내부적으로 이미 존재하는 멀티코어를 활용하고자 OpenMP(http://www.openmp.org/) 라이브러리를 활용하였다. 64비트 병렬 8코어로 동작하는 1,2,3번 운영환경의 경우 32비트 병렬 128코어로 동작하는 환경에 비하여 근소하게 2배 내외로 연산 속도가 빨랐다. 실시간 CFD 수행을 위한 분산 컴퓨팅 기술이 프로세서의 속도 및 운영체제의 정보 분배 능력에 따라 결정된다고 판단할 수 있었다. 이를 검증하기 위하여 4번 개발환경에서 운영체제를 64비트로 개선하여 5번째 환경을 구성하여 검증하였다. 상반되는 결과로 64비트 72코어로 동작하는 분산 컴퓨팅 환경에서 단일 프로세서 기반 멀티 코어(1,2,3번) 환경보다 보다 2.5배 내외 연산속도 향상이 있었다. ARM 프로세서용 64비트 운영체제의 완성도가 낮은 시점에서 추후 성공적인 실시간 CFD 모델링을 위한 지속적인 검토가 필요하다.