• 한국전기전자재료학회논문지
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• 제35권6호
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• pp.576-580
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• 2022

Semiconductor devices have evolved from 2D planar FETs to 3D bulk FinFETs, with aggressive device scaling. Bulk FinFETs make it possible to suppress short-channel effects. In addition, the use of low-k dielectric materials as a vacuum gate spacer have been suggested to improve the AC characteristics of the bulk FinFET. However, although the vacuum gate spacer is effective, correlation between the vacuum gate spacer and the short-channel-effects have not yet been compared or discussed. Using a 3D TCAD simulator, this paper demonstrates how to optimize bulk FinFETs including a vacuum gate spacer and to suppress short-channel effects.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.217-222
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• 2003

A new two-dimensional analytical model for the potential distribution and drain-induced barrier lowering (DIBL) effect of fully depleted short-channel Silicon-on-insulator (SOI)-MESFET's has been presented in this paper. The two dimensional potential distribution functions in the active layer of the device is approximated as a simple parabolic function and the two-dimensional Poisson's equation has been solved with suitable boundary conditions to obtain the bottom potential at the Si/oxide layer interface. It is observed that for the SOI-MESFET's, as the gate-length is decreased below a certain limit, the bottom potential is increased and thus the channel barrier between the drain and source is reduced. The similar effect may also be observed by increasing the drain-source voltage if the device is operated in the near threshold or sub-threshold region. This is an electrostatic effect known as the drain-induced barrier lowering (DIBL) in the short-gate SOI-MESFET's. The model has been verified by comparing the results with that of the simulated one obtained by solving the 2-D Poisson's equation numerically by using the pde toolbox of the widely used software MATLAB.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.907-910
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• 2008

The effect of channel length reduction on the electrical characteristics of self-aligned polysilicon TFTs has been investigated by combining experimental characteristics and 2-D numerical simulations. The role of drain induced barrier lowering and floating body effects has been carefully analized using numerical simulations.

• 한국항행학회논문지
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• 제6권3호
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• pp.203-210
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• 2002

본 논문에서는 IEEE 802.11a의 규격에 따라 OFDM 우선 LAN 모뎀과 프레임 포맷을 구성하여 시뮬레이션에 의해 BER 성능을 분석하고 수정된 채널 예측 알고리즘을 적용하여 채널예측성능이 개선됨을 보인다. 채널 예측에 이용되는 실내 무선채널로서는 AWGN과 TDL 모델을 적용한 지연확산채널을 고려한다. 우선 AWGN 환경에서 규격에 제시된 전송속도 및 부호율에 따른 OFDM 무선 LAN 시스템의 성능을 분석한다. 다음으로 실내 우선 채널 환경에서 채널추정이 불완전한 경우에 대해, 기존의 채널추정방식으로서 프리앰블 내의 2개의 Long 훈련심볼을 이용하여 채널을 추정하는 경우에 대한 성능을 분석하고, 수정된 채널추정기법으로는 IEEE 802.11a의 프리앰블 구조를 변경하지 않으면서 Long 훈련심볼뿐만 아니라 전체 10개의 Short 훈련심볼 중 8개의 훈련 심볼들을 채널추정에 부가적으로 사용하는 방식을 채용한 경우의 성능을 분석하여 기존의 방식과 비교한다. 시뮬레이션 결과의 분석으로부터 수정된 채널추정방식을 적용하는 경우, 규격에 정의된 프리앰블 구조의 변경 없이도 잡음을 억제하는 효과를 향상시킴으로써 채널추정오차가 감소되어 채널추정성능이 개선됨을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.133-133
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• 2008

Recently, as the down-scailing of field-effect transistor devices continues, Schottky-barrier field-effect transistors (SB-FETs) have attracted much attention as an alternative to conventional MOSFETs. SB-FETs have advantages over conventional devices, such as low parasitic source/drain resistance due to their metallic characteristics, low temperature processing for source/drain formation and physical scalability to the sub-10nm regime. The good scalability of SB-FETs is due to their metallic characteristics of source/drain, which leads to the low resistance and the atomically abrupt junctions at metal (silicide)-silicon interface. Nevertheless, some reports show that SB-FETs suffer from short channel effect (SCE) that would cause severe problems in the sub 20nm regime.[Ouyang et al. IEEE Trans. Electron Devices 53, 8, 1732 (2007)] Because source/drain barriers induce a depletion region, it is possible that the barriers are overlapped in short channel SB-FETs. In order to analyze the SCE of SB-FETs, we carried out systematic studies on the Schottky barrier overlapping in short channel SB-FETs using a SILVACO ATLAS numerical simulator. We have investigated the variation of surface channel band profiles depending on the doping, barrier height and the effective channel length using 2D simulation. Because the source/drain depletion regions start to be overlapped each other in the condition of the $L_{ch}$~80nm with $N_D{\sim}1\times10^{18}cm^{-3}$ and $\phi_{Bn}$ $\approx$ 0.6eV, the band profile varies as the decrease of effective channel length $L_{ch}$. With the $L_{ch}$~80nm as a starting point, the built-in potential of source/drain schottky contacts gradually decreases as the decrease of $L_{ch}$, then the conduction and valence band edges are consequently flattened at $L_{ch}$~5nm. These results may allow us to understand the performance related interdependent parameters in nanoscale SB-FETs such as channel length, the barrier height and channel doping.

• 대한전자공학회논문지
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• 제26권9호
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• pp.1375-1380
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• 1989

Mobility reduction parameters are extracted using a method based on the exploitatiion of Id-Vg and Gm-Vg characteristics of short channel n-MOSFETs in strong inversion region at room temperature. It is found that the reduction of the maximum field effect mobility, \ulcornerFE,max, with the channel length is due to i) the difference between the threshold voltage and the gate voltage which corresponds to the maximum transconductance, and ii) the channel length dependence of the mobility attenuation coefficient, \ulcorner The low field mobility, \ulcorner, is found to be independent of the channel length down to 0.25 \ulcorner ofeffective channel length. Also, the channel length reduction, -I, the mobility attenuation coefficient, \ulcorner the threshold voltage, Vt, and the source-drain resistance, Rsd, are determined from the Id-Vg and -gm-Vg characteristics n-MOSFETs.

• 대한전자공학회논문지TE
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• 제37권2호
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• pp.6-11
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• 2000

본 논문에서는 단채널 n형 GaAs MESFET 소자의 공핍층의 두께가 선형적으로 변한다는 근사를 적용하여 공핍층내의 2차원 프와송 방정식을 풀어 단채널 GaAs MESFET의 전류-전압 특성을 해석적으로 도출하는 모델을 제안하였다. 이 모델로부터 문턱 전압, 소오스와 드레인의 저항 및 드레인 전류식을 도출하였다 계산 결과로부터 전류-전압 특성 곡선에서 단채널 소자의 특성인 Early 효과를 설명할 수 있었고 소오스 접촉 저항과 드레인 접촉 저항에 의한 전압 강하도 설명할 수 있었다. 더욱이 본 모델은 소자 해석에 있어서 단채널 소자에만 국한되지 않고 장채널 소자의 특성을 해석하는 데에도 적용할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.9-16
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• 2008

본 논문에서는 short-gate SOI MESFET의 문턱전압 도출을 위한 간단한 해석적 모델을 제시하였다. 완전 공핍된 실리콘 채널 영역에서는 2차원 Poisson 방정식을, buried oxide 영역에서는 2차원 Laplace 방정식을 반복법(iteration method)을 이용해 풀어 각 영역 내에서의 전위 분포를 채널에 수직한 방향의 좌표에 대해 5차 다항식으로 표현하였으며 채널 바닥 전위를 구하였다. 채널 바닥 전위의 최소치가 0이 되는 게이트 전압을 문턱 전압으로 제안하여 closed-form의 문턱 전압 식을 도출하였다. 도출된 문턱 전압 표현 식을 모의 실험한 결과, 소자의 구조 parameter와 가해진 bias 전압에 대한 정확한 의존성을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.23-30
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• 2006

본 연구에서는 나노 스케일 MuGFET(Mutiple-Gate FETs)의 단채널 효과와 corner effect를 3차원 시뮬레이션을 통하여 분석하였다. 문턱전압 모델을 이용하여 게이트 숫자(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4)를 구하였으며 추출된 게이트 숫자를 이용하여 각각의 소자 구조에 맞는 natural length($\lambda$)값을 얻을 수 있었다. Natural length를 통하여 MuGFET의 단채널 효과를 피할 수 있는 최적의 소자 구조(실리콘 두께, 게이트 산화막의 두께 등)를 제시 하였다. 이러한 corner effect를 억제하기 위해서는 채널 불순물의 농도를 낮게 하고, 게이트 산화막의 두께를 얇게 하며, 코너 부분을 약 17%이상 라운딩을 해야 한다는 것을 알 수 있었다.

• 대한전자공학회논문지
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• 제24권5호
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• pp.818-822
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• 1987

Gate capacitances have been measured directly on small-geometry MOSFET's with the drain voltage as a parameter for various channel lengths and for p and n channel types and the characteristics have been compared with each other. The influence of 'hot carrier effect' of short channel devices on capaciatance has been compared with long channel devices. The results show that gate capacitance characteristics of short channel device deviate from those of long channel device. The accuracy of the measurement system is less than a few femto Farad, and the minimum geometry (W/L) of device for which reliable measurement can be obtained is 6/3.