• 응용통계연구
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• 제35권3호
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• pp.407-419
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• 2022

반도체는 제조 공정이 복잡하고 길어 결함이 발생될 때 빠른 탐지와 조치가 이뤄져야 결함으로 인한 손실을 최소화할 수 있다. 테스트 공정을 거쳐 구성된 웨이퍼 빈 맵(WBM)의 체계적인 패턴을 탐지하고 분류함으로써 문제의 원인을 유추할 수 있다. 이 작업은 수작업으로 이뤄지기 때문에 대량의 웨이퍼를 단 시간에 처리하는 데 한계가 있다. 본 논문은 웨이퍼 빈 맵의 정상 여부를 구분하기 위해 계층적 군집 분석을 활용한 새로운 결함 패턴 탐지 방법을 제시한다. 제시하는 방법은 여러 장점이 있다. 군집의 수를 알 필요가 없으며 군집분석의 조율 모수가 적고 직관적이다. 동일한 크기의 웨이퍼와 다이(die)에서는 동일한 조율 모수를 가지므로 대량의 웨이퍼도 빠르게 결함을 탐지할 수 있다. 소량의 결함 데이터만 있어도 그리고 데이터의 결함비율을 가정하지 않더라도 기계학습 모형을 훈련할 수 있다. 제조 특성상 결함 데이터는 구하기 어렵고 결함의 비율이 수시로 바뀔 수 있기 때문에 필요하다. 또한 신규 패턴 발생시에도 안정적으로 탐지한다. 대만 반도체 기업에서 공개한 실제 웨이퍼 빈 맵 데이터(WM-811K)로 실험하였다. 계층적 군집 분석을 이용한 결함 패턴탐지는 불량의 재현율이 96.31%로 기존의 공간 필터(spatial filter)보다 우수함을 보여준다. 결함 분류는 혼합 유형에 장점이 있는 계층적 군집 분석을 그대로 사용한다. 직선형과 곡선형의 긁힘(scratch) 결함의 특징에 각각 주성분 분석의 고유값과 2차 다항식의 결정계수를 이용하고 랜덤 포레스트 분류기를 이용한다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.25-31
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• 2004

본 논문에서는 나노 스케일 확산 공정 모사를 위한 방법으로 동력학적 몬테칼로(kinetic Monte Carlo)를 소개하고자 한다. 먼저 동력학적 몬테칼로의 이론과 배경을 살펴보고 실제적인 이해를 돕기 위하여 실리콘 기판에 이온(전자) 주입 후 열처리과정에서 일어나는 점결함의 확산을 동력학적 몬테칼로를 이용하여 모사하는 간단한 예를 보여주고 있다. 동력학적 몬테칼로는 몬테칼로의 일종이지만 기존의 몬테칼로에서 구현하지 못하였던 물리적인 시간을 포아송 확률 과정을 통하여 구현하였다. 동력학적 몬테칼로 확산 공정 모사에서는 연속 확산 미분 방정식의 해를 구하는 기존의 유한 요소 수치 해석적 방법과 달리원자 상호간 혹은 원자와 결함 또는 결함들 간의 화학적 반응과 입자들의 확산 과정을 포아송 확률 과정에 따라 일어나는 화학적 반응, 입자들의 확산 사건의 연속으로 본다. 사건마다 고유의 사건 발생 확률을 갖고 이 사건 발생 확률에 따라 일어나는 확률적 사건의 연속적 발생으로 실제의 반도체 확산 공정을 시간에 따라 직접적으로 모사할 수 있다. 입자들 간의 화학적 반응 사건 확률과 입자들의 확산 공정에 필요한 확률적 인자들은 분자 동역학, 양자 역학적 계산, 흑은 실험으로 얻어진다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.9-16
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• 1999

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.17-22
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• 1999

이 논문에서는 플래시 EEPROM 셀에서의 데이터 보존 특성을 개선하기 위해서 IPD(inter-poly-dielectrics) 층을 사용하는 새로운 제안에 관한 연구 결과들을 논의하였다. 이 연구를 위하여 약 10nm 두께의 게이트 산호막을 갖으며 또한 ONO 또는 ONON IPD 층을 갖는 적층형-게이트 플래시 EEPROM 셀들을 제작하였다. 측정 결과를 보면 ONO IPD 층을 갖는 소자들은 데이터 보존 특성이 심각하게 열화 되었으며, 그 특성의 활성화 에너지도 0.78 eV로 플래시 EEPROM 셀을 위하여 요구되는 최소 값(1.0 eV)보다 상당히 낮았다. 이는 구동 소자용 트랜지스터(peripheral MOSFET) 소자들의 게이트 산호막을 형성하기 위한 건열산화 공정 바로 직전에 실시하는 세정 공정 동안 IPD 층의 상층 산화막의 일부 또는 전부가 식각되었기 때문인 것으로 믿어진다. 반면에, ONON IPD 층을 갖는 소자들의 데이터 보존 특성은 상단히 (약 50% 이상) 개선되었으며 활성화 에너지도 1.1 eV인 것으로 나타났다. 이는 IPD 층에서 상층 산화막위에 있는 질화막이 그 세정 공정 동안 산화막이 식각되는 것을 방지해 주기 때문임에 틀림없다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.84-93
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• 2001

An electromagnetic micro x-y stage for probe-based data storage (PDS) has been fabricated. The x-y stage consists of a silicon body inside which planar copper coils are embedded, a glass substrate bonded to the silicon body, and eight permanent magnets. The dimensions of flexures and copper coils were determined to yield $100{\;}\mu\textrm{m}$ in x and y directions under 50 mA of supplied current and to have 440 Hz of natural frequency. For the application to PDS devices, electromagnetic stage should have flat top surface for the prevention of its interference with multi-probe array, and have coils with low resistance for low power consumption. In order to satisfy these design criteria, conducting planar copper coils have been electroplated within silicon trenches which have high aspect ratio ($5{\;}\mu\textrm{m}$in width and $30{\;}\mu\textrm{m}$in depth). Silicon flexures with a height of $250{\;}\mu\textrm{m}$ were fabricated by using inductively coupled plasma reactive ion etching (ICP-RIE). The characteristics of a fabricated electromagnetic stage were measured by using laser doppler vibrometer (LDV) and dynamic signal analyzer (DSA). The DC gain was $0.16{\;}\mu\textrm{m}/mA$ and the maximum displacement was $42{\;}\mu\textrm{m}$ at a current of 180 mA. The measured natural frequency of the lowest mode was 325 Hz. Compared with the designed values, the lower natural frequency and DC gain of the fabricated device are due to the reverse-tapered ICP-RIE process and the incomplete assembly of the upper-sided permanent magnets for LDV measurements.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.229-237
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• 2011

In this paper, a 60 GHz LTCC SiP with low-power CMOS OOK modulator and demodulator is presented. The 60 GHz modulator is designed in a 90-nm CMOS process. The modulator uses a current reuse technique and only consumes 14.4-mW of DC power in the on-state. The measured data rate is up to 2 Gb/s. The 60 GHz OOK demodulator is designed in a 130nm CMOS process. The demodulator consists of a gain boosting detector and a baseband amplifier, and it recovers up to 5 Gb/s while consuming low DC power of 14.7 mW. The fabricated 60 GHz modulator and demodulator are fully integrated in an LTCC SiP with 1 by 2 patch antenna. With the LTCC SiP, 648 Mb/s wireless video transmission was successfully demonstrated at wireless distance of 20-cm.

• 전기전자학회논문지
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• 제23권2호
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• pp.681-686
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• 2019

본 논문은 동일 크기의 인버터 체인을 가진 지연 버퍼를 사용한 펄스 수축방식에 기반된 CMOS 온도 센서를 제안한다. 온도 센서는 2 개의 서로 다른 온도 지연 라인을 가진 온도에 비례하여 펄스를 생성하는 온도-펄스 변환기( TPC)와 공정 변화에 민감하지 않도록 동일 크기를 가진 인버터 체인을 사용하여 펄스를 수축하여 디지털 값으로 변환하는 시간-디지털 변환기(TDC)로 구성된다. 칩은 공급 전압이 3.3 V인 $0.35{\mu}m$ CMOS 공정을 이용하여 $0.49{\mu}m{\times}0.23{\mu}m$의 면적으로 구현되었다. 측정 결과 $0^{\circ}C{\sim}100^{\circ}C$의 온도 센서 범위에 분해능은 9-비트 데이터에서 $0.24^{\circ}C/bit$를 가진다.

• 한국시뮬레이션학회논문지
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• 제19권4호
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• pp.111-122
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• 2010

본 연구에서는 여러 제조 공정에서 발생하는 주기 신호의 불규칙한 길이를 보정하기 위하여 시불변 특징점 추출 및 정합(Time Invariant Feature point Extraction and Matching, 이하 TIFEM)을 이용한 길이보정 알고리즘을 제안한다. 신호 중간에 길이 변동이 발생 하는 주기신호의 경우 정확하게 길이를 보정하기 위해서는 더 많은 수의 특징점이 필요하며, 추출된 특징점은 신호의 패턴 정보를 포함하고 시간과 크기에 불변한 성질을 가져야 한다. 본 연구에서 제안하는 TIFEM알고리즘은 위의 성질을 가지는 신호 고유의 특성을 추출하고 추출한 특성들을 각각 시점에 해당하는 특성 벡터로 구성한다. 구성된 특성 벡터에서 유효한 벡터만을 걸러내어 길이보정을 위한 특징점으로 선정한다. 선정된 특징점들을 정합한 후 구간별로 길이를 보정하여 보다 정확한 주기 신호의 길이보정을 수행한다. 제안한 알고리즘의 성능을 검증하기 위하여 실제 반도체 공정에서 발생되는 3종류의 신호를 모방하여 생성한 실험데이터를 이용하여 실험을 수행하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.36.2-36.2
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• 2009

Low dielectric materials have been great attention in the semiconductor industry to develop high performance interlayer dielectrics with low k for Cu interconnect technology. In our study, the dielectric properties of SiOC /SiO2 thin film derived from polyphenylcarbosilane were investigated as a potential interlayer dielectrics for Cu interconnect technology. Polyphenylcarbosilane was synthesized from thermal rearrangement of polymethylphenylsilane around $350^{\circ}C{\sim}430^{\circ}C$. Characterization of synthesized polyphenylcarbosilane was performed with 29Si, 13C, 1H NMR, FT-IR, TG, XRD, GPC and GC analysis. From FT-IR data, the band at 1035 cm-1 is very strong and assigned to CH2 bending vibration in Si-CH2-Si group, indicating the formation of the polyphenylcarbosilane. Number average of molecular weight (Mn) of the polyphenylcarbosilane synthesized at $400^{\circ}C$ for 6hwas 2, 500 and is easily soluble in organic solvent. SiOC/SiO2 thin film was fabricated on ton-type silicon wafer by spin coating using 30wt % polyphenylcarbosilane incyclohexane. Curing of the film was performed in the air up to $400^{\circ}C$ for 2h. The thickness of the film is ranged from $1{\mu}m$ to $1.7{\mu}m$. The dielectric constant was determined from the capacitance data obtained from metal/polyphenylcarbosilane/conductive Si MIM capacitors and show a dielectric constant as low as 2.5 without added porosity. The SiOC /SiO2 thin film derived from polyphenylcarbosilane shows promising application as an interlayer dielectrics for Cu interconnect technology.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권8호
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• pp.473-480
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• 2017

최근 들어 플래시 메모리 Solid State Driver(SSD)와 같은 반도체 기반 저장장치가 고성능으로 발전하면서 저장장치 내부 컨트롤러의 CPU와 메모리 같은 자원을 응용의 요구에 맞추어 최적으로 활용해보고자 하는 움직임이 있었다. 이러한 개념을 스토리지 내 프로세싱 방식(In-Storage Processing, ISP)이라고 한다. ISP의 기능이 탑재된 저장장치에서는 호스트에서 수행하던 연산의 일부를 나누어 처리할 수 있으므로 호스트의 부하가 줄어들고 저장장치 내에서 데이터가 가공되어 처리되기 때문에 호스트까지의 데이터 전달 시간이 줄어든다. 본 논문에서는 이러한 ISP 기능을 활용하여 그래프 질의 처리를 최적화하기 위한 방식을 제안하고, 제안된 최적화 그래프 처리 방식이 graph500 벤치마크의 성능을 최대 20%까지 향상 시켰음을 보여준다.