• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.301.2-301.2
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• 2014

집적회로의 밀도가 높이기 위해 단일 소자의 크기를 줄이는 과정에서 발생하는 소자의 성능 저하를 줄이기 위해 새로운 구조 및 구성 물질을 변경하는 연구가 활발하게 진행되고 있다. 기존의 평면 구조를 변형한 3차원 구조의 n-channel FinFet는 소자의 구성 물질을 바꾸지 않고도 쇼트 채널효과와 누설전류를 줄일 수 있다. 다양한 구조의 유전 물질을 응용한 n-channel FinFEET은 기존의 n-channel FinFET보다 소자의 크기를 줄일 수 있는 가능성을 제시하고 있다. FinFETs에 관한 많은 연구가 진행되어 왔지만, 유전체 물질을 이용한 n-channel FinFETs의 구조에 대한 연구는 매우 적다. 본 연구는 FinFET의fin channel 영역에 유전 물질을 삽입하여 그 영향을 분석한 연구이다. FinFET의 fin channel 영역에 유전 물질을 삽입하여 평면 구조의 MOSFET에서 fully depletion SOI 구조와 같은 동작을 하도록 만들었다. 유전 물질을 삽입한 FinFET 소자의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 유전 물질을 삽입한 n-channel FinFET에서 전자 밀도와 측면 전계의 영향이 기존의 FinFET보다 좋은 특성을 확인하였다. 또한 유전물질을 삽입한 FinFETs은 subthershold swing, 누설전류, 소비전력을 줄여 주었다. 이러한 결과는 n-Channel FinFETs의 성능을 향상시키는데 많은 도움이 될 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.146-146
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• 2010

일반적인 MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor)은 소스와 드레인의 형성을 위해서 불순물을 주입하고 고온의 열처리 과정을 거치게 된다. 이러한 고온의 열처리 과정 때문에 녹는점이 낮은 메탈게이트와 게이트 절연막으로의 high-k 물질의 사용에 제한을 받게된다. 이와 같은 문제점을 보완하기 위해서 소스와 드레인 영역에 불순물 주입공정 대신에 금속접합을 이용한 Schottky Barrier Tunnel Transistor (SBTT)가 제안되었다. SBTT는 $500^{\circ}C$ 이하의 저온에서 불순물 도핑없이 소스와 드레인의 형성이 가능하며 실리콘에 비해서 수십~수백배 낮은 면저항을 가지며, 단채널 효과를 효율적으로 제어할 수 있는 장점이 있다. 또한 고온공정에 치명적인 단점을 가지고 있는 high-k 물질의 적용 또한 가능케한다. 본 연구에서는 p-type SOI (Silicon-On-Insulator) 기판을 이용하여 Pt-silicide 소스와 드레인을 형성하고 전기적인 특성을 분석하였다. 또한 본 연구에서는 기존의 sidewall을 사용하지 않는 새로운 구조를 적용하여 메탈게이트의 사용을 최적화하였고 게이트 절연막으로써 실리콘 옥사이드를 스퍼터링을 이용하여 증착하였기 때문에 저온공정을 성공적으로 수행할 수 있었다. 이러한 게이트 절연막은 열적으로 형성시키지 않고도 70 mv/dec 대의 우수한 subthreshold swing 특성을 보이는 것을 확인하였고, $10^8$정도의 높은 on/off current ratio를 갖는 것을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.144-144
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• 2010

다결정 실리콘 박막트랜지스터 (poly-Si TFTs)는 벌크실리콘을 이용한 MOSFET소자에 비해 실리콘 박막의 형성이 간단하므로 대면적의 공정이 가능하며 다양한 기판위에 적용이 가능하여 LCD, OLED 등의 디스플레이 기기에 많이 이용되고 있다. 또한 poly-Si TFT는 3차원으로 적층된 소자의 제작이 가능하여 고집적의 한계를 극복할 소자로 주목받고 있다. 최근, DRAM은 캐패시터의 축소화와 구조적 공정이 한계점에 도달했으며 이를 극복하기 위하여 SOI 기판을 사용한 하나의 트랜지스터로 DRAM의 동작을 수행하는 1T-DRAM의 연구가 활발히 진행 중이다. 이러한 1T-DRAM 소자를 대면적과 다층구조의 공정이 가능한 poly-Si TFT를 이용하여 구현하면 초고집적의 메모리 소자를 제작 가능할 것이다. 따라서, 본 연구에서는 다결정 실리콘 박막트랜지스터 (poly-Si TFTs)를 이용한 1T-DRAM의 동작 특성을 연구하였다. 소자의 제작 방법으로는 200 nm의 열산화막이 성장된 p-type 실리콘 기판위에 상부실리콘으로 사용될 비정질 실리콘 박막을 LPCVD 방법으로 증착하였다. 다음으로 248 nm의 파장을 가지는 KrF 레이저를 이용한 eximer laser annealing (ELA) 공정을 통하여 결정화된 상부실리콘층에 TFT 소자를 제작하여 전기적 특성을 평가하였다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.9-15
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• 2004

본 논문에서는 부분공핍(partially-depleted : PD) 영역과 완전공핍(fully-depleted : FD) 영역을 나누는 임계 전면 게이트 전압 V/sub c/의 해석적 표현을 이용해서 PD 영역과 FD 영역의 천이를 정확히 설명하는 해석적 표면전위 모델(analytical surface potential model)을 소개한다. 이 모델은 모든 동작영역(subthreshold에서 strong inversion까지)에서 유효하고 반복 계산 절차 (iteration procedure)인 수치 해석적 방법보다 훨씬 짧은 계산시간이 걸린다. 이 모델에 기초한 charge sheet 모델이 모는 동작영역에 유효한 드레인 전류의 단일 공식을 유도하는데 사용된다. 대부분의 secondary 효과들이 charge sheet 모델에 쉽게 포함되고 그 모델의 결과들은 수치해석 결과와 실험 결과를 비교적 정확히 일치한다. 세 가지의 smoothing 함수가 사용될지 라도 표면전위 미분 값은 연속이다 더욱 중요한 점은 smoothing 함수에 사용된 파라미터들은 공정 파라미터들에 크게 의존하지 않는다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 추계학술대회 논문집 Vol.15
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• pp.202-205
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• 2002

The photoluminescence (PL) characteristics of the silicon-oxygen(Si-O) superlattice formed by molecular beam epitaxy (MBE) were studied. To confirm the presence of the nanocrystalline Si structure, Raman scattering measurement was performed. The blue shift was observed in the PL peak of the oxygen-annealed sample, compared to the hydrogen-annealed sample, which is due to a contribution of smaller crystallites. Our results determine the right direction for the fabrication of silicon-based optoelectronic and quantum devices as well as for the replacement of silicon-on-insulator (SOI) in high-speed and low-power silicon MOSFET devices in the future.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.1-7
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• 2008

본 연구에서는 양자 현상을 고려한 나노미터 MuGFET의 C-V 특성을 분석하기 위하여 2차원 Poisson-$Schr{\ddot{o}}dinger$ 방정식을 self-consisnt하게 풀 수 있는 시뮬레이터를 구현하였다. 소자 시뮬레이터를 이용하여 양자 현상으로 인한 소자크기와 게이트 구조에 따른 게이트-채널 커패시턴스 특성을 분석하였다. 소자의 크기가 감소할수록 단위 면적당 게이트-채널 커패시턴스는 증가하였다. 그리고 게이트 구조가 다른 소자에서는 게이트-채널 커패시턴스가 유효게이트 수가 증가할수록 감소하였다. 이런 결과를 실리콘 표면의 전자농도 분포와 인버전 커패시턴스로 설명하였다 또한 인버전 커패시턴스로부터 소자의 크기 및 게이트 구조에 따른 inversion-layer centroid 길이도 계산하였다.