• 제목/요약/키워드: SOI

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Growld Plane SOI MOSFET의 단채널 현상 개선 (Reduction of short channel Effects in Ground Plane SOI MOSFET′s)

  • 장성준;윤세레나;유종근;박종태
    • 대한전자공학회논문지SD
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    • 제41권4호
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    • pp.9-14
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    • 2004
  • 매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 Punchthrough 특성을 측정·분석하였다. 채널 길이가 $0.2{\mu}m$ 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰 것을 알 수 있었다.

수소 플라즈마를 이용한 SOI 기판 제작 및 SOI 전력용 반도체 소자 제작에 관한 연구 (A Study on Fabrication of SOI Wafer by Hydrogen Plasma and SOI Power Semiconductor Devices)

  • 성만영
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2000년도 추계학술대회 논문집 학회본부 A
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    • pp.250-255
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    • 2000
  • 본 "수소 플라즈마를 이용한 SOI 기판 제작 및 SOI 전력용 반도체 소자 제작에 관한 연구"를 통해 수소플라즈마 전처리 공정에 의한 실리콘 기판 표면의 활성화를 통해 실리콘 직접 접합 공정을 수행하여 접합된 기판쌍을 제작할 수 있었으며, 접합된 기판쌍에 대한 CMP(Chemical Mechanical Polishing) 공정을 통해 SOI(Silicon on Insulator) 기판을 제작할 수 있었다. 아울러, 소자의 동작 시뮬레이션을 통해 기존 SOI LIGBT(Lateral Insulated Gate Bipolar Transistor) 소자에 비해 동작 특성이 향상된 이중 채널 SOI LIGBT 소자의 설계 파라미터를 도출하였으며, 공정 시뮬레이션을 통해 소자 제작 공정 조건을 확립하였고, 마스크 설계 및 소자 제작을 통해 본 연구 수행으로 개발된 SOI 기판의 전력용 반도체 소자 제작에 대한 가능성을 확인할 수 있었다.

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활성 바디 바이어스를 이용한 고속, 저전력 SOI 인버터 (A High Speed and Low Power SOI Inverter using Active Body-Bias)

  • 길준호;제민규;이경미;이종호;신형철
    • 전자공학회논문지D
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    • 제35D권12호
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    • pp.41-47
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    • 1998
  • 효율적인 바디 바이어스와 자유로운 공급 전압(supply voltage)으로 동작할 수 있는 동적 문턱 전압(dynamic threshold voltage)제어를 이용한 고속, 저전력 SOI 인버터를 새로이 제안하였다. 제안된 회로의 특성을 BSIM3SOI 회로 시뮬레이터와 ATLAS 소자 시뮬레이터를 이용해 검증하였고 다른 SOI 회로와 비교함으로써 제안한 회로가 우수한 성능을 가짐을 보였다. 제안된 회로는 1.5V의 공급 전압에서 같은 전력 소모를 갖는 기존의 SOI 회로보다 27% 빠르게 동작하였다.

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Strained-SOI(sSOI) n-/p-MOSFET에서 캐리어 이동도 증가 (Carrier Mobility Enhancement in Strained-Si-on-Insulator (sSOI) n-/p-MOSFETs)

  • 김관수;정명호;최철종;조원주
    • 한국전기전자재료학회:학술대회논문집
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    • 한국전기전자재료학회 2007년도 추계학술대회 논문집
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    • pp.73-74
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    • 2007
  • We fabricated strained-SOI(sSOI) n-/p-MOSFETs and investigated the electron/hole mobility characteristics. The subthreshold characteristics of sSOI MOSFETs were similar to those of conventional SOI MOSFET. However, The electron mobility of sSOI nMOSFETs was larger than that of the conventional SOI nMOSFETs. These mobility enhancement effects are attributed to the subband modulation of silicon conduction band.

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Bonded SOI wafer의 top Si과 buried oxide layer의 결함에 대한 연구 (Characteristic Study for Defect of Top Si and Buried Oxide Layer on the Bonded SOI Wafer)

  • 김석구;백운규;박재근
    • 한국재료학회지
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    • 제14권6호
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    • pp.413-419
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    • 2004
  • Recently, Silicon On Insulator (SOI) devices emerged to achieve better device characteristics such as higher operation speed, lower power consumption and latch-up immunity. Nevertheless, there are many detrimental defects in SOI wafers such as hydrofluoric-acid (HF)-defects, pinhole, islands, threading dislocations (TD), pyramid stacking faults (PSF), and surface roughness originating from quality of buried oxide film layer. Although the number of defects in SOI wafers has been greatly reduced over the past decade, the turn over of high-speed microprocessors using SOI wafers has been delayed because of unknown defects in SOI wafers. A new characterization method is proposed to investigate the crystalline quality, the buried oxide integrity and some electrical parameters of bonded SOI wafers. In this study, major surface defects in bonded SOI are reviewed using HF dipping, Secco etching, Cu-decoration followed by focused ion beam (FIB) and transmission electron microscope (TEM).

고온에서 PD-SOI PMOSFET의 소자열화 (Hot carrier induced device degradation for PD-SOI PMOSFET at elevated temperature)

  • 박원섭;박장우;윤세레나;김정규;박종태
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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    • pp.719-722
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    • 2003
  • This work investigates the device degradation p-channel PD SOI devices at various applied voltages as well as stress temperatures with respect to Body-Contact SOI (BC-SOI) and Floating-Body SOI (FB-SOI) MOSFETs. It is observed that the drain current degradation at the gate voltage of the maximum gate current is more significant in FB-SOI devices than in BC-SOI devices. For a stress at the gate voltage of the maximum gate current and elevated temperature, it is worth noting that the $V_{PT}$ Will be decreased by the amount of the HEIP plus the temperature effects. For a stress at $V_{GS}$ = $V_{DS}$ . the drain current decreases moderately with stress time at room temperature but it decreases significantly at the elevated temperature due to the negative bias temperature instability.

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Pseudo MOSFET을 이용한 Nano SOI 웨이퍼의 전기적 특성분석 (Electrical Characterization of Nano SOI Wafer by Pseudo MOSFET)

  • 배영호;김병길;권경욱
    • 한국전기전자재료학회논문지
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    • 제18권12호
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    • pp.1075-1079
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    • 2005
  • The Pseudo MOSFET measurements technique has been used for the electrical characterization of the nano SOI wafer. Silicon islands for the Pseudo MOSFET measurements were fabricated by selective etching of surface silicon film with dry or wet etching to examine the effects of the etching process on the device properties. The characteristics of the Pseudo MOSFET were not changed greatly in the case of thick SOI film which was 205 nm. However the characteristics of the device were dependent on etching process in the case of less than 100 nm thick SOI film. The sub 100 nm SOI was obtained by thinning the silicon film of standard thick SOI wafer. The thickness of SOI film was varied from 88 nm to 44 nm by chemical etching. The etching process effects on the properties of pseudo MOSFET characteristics, such as mobility, turn-on voltage, and drain current transient. The etching Process dependency is greater in the thinner SOI wafer.

고온에서 Schottky Barier SOI nMOS 및 pMOS의 전류-전압 특성 (Current-Voltage Characteristics of Schottky Barrier SOI nMOS and pMOS at Elevated Temperature)

  • 가대현;조원주;유종근;박종태
    • 대한전자공학회논문지SD
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    • 제46권4호
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    • pp.21-27
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    • 2009
  • 본 연구에서는 고온에서 Schottky barrier SOI nMOS 및 pMOS의 전류-전압 특성을 분석하기 위해서 Er 실리사이드를 갖는 SB-SOI nMOSFET와 Pt 실리사이드를 갖는 SB-SOI pMOSFET를 제작하였다. 게이트 전압에 따른 SB-SOI nMOS 및 pMOS의 주된 전류 전도 메카니즘을 온도에 따른 드레인 전류 측정 결과를 이용하여 설명하였다. 낮은 게이트 전압에서는 온도에 따라 열전자 방출 및 터널링 전류가 증가하므로 드레인 전류가 증가하고 높은 게이트 전압에서는 드리프트 전류가 감소하여 드레인 전류가 감소하였다. 고온에서 ON 전류가 증가하지만 드레인으로부터 채널영역으로의 터널링 전류 증가로 OFF 전류가 더 많이 증가하게 되므로 ON/OFF 전류비는 감소함을 알 수 있었다. 그리고 SOI 소자나 bulk MOSFET 소자에 비해 SB-SOI nMOS 및 pMOS의 온도에 따른 문턱전압 변화는 작았고 subthreshold swing은 증가하였다.

단결정 SOI트랜스듀서 및 회로를 위한 Si직접접합 (Silicon-Wafer Direct Bonding for Single-Crystal Silicon-on-Insulator Transducers and Circuits)

  • 정귀상
    • 센서학회지
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    • 제1권2호
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    • pp.131-145
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    • 1992
  • 본 논문은 SOI트랜스듀서 및 회로를 위해, Si 직접접합과 M-C국부연마법에 의한 박막SOI구조의 형성 공정을 기술한다. 또한, 이러한 박막SOI의 전기적 및 압저항효과 특성들을 SOI MOSFET와 cantilever빔으로 각각 조사했으며, bulk Si에 상당한다는 것이 확인되었다. 한편, SOI구조를 이용한 두 종류의 압력트랜스듀서를 제작 및 평가했다. SOI구조의 절연층을 압저항의 유전체분리층으로 이용한 압력트랜스듀서의 경우, $-20^{\circ}C$에서 $350^{\circ}C$의 온도범위에 있어서 감도 및 offset전압의 변화는 자각 -0.2% 및 +0.15%이하였다. 한편, 절연층을 etch-stop막으로 이용한 압력트랜스듀서에 있어서의 감도변화를 ${\pm}2.3%$의 표준편차 이내로 제어할 수 있다. 이러한 결과들로부터 개발된 SDB공정으로 제작된 SOI구조는 집적화마이크로트랜스듀서 및 회로개발에 많은 장점을 제공할 것이다.

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SOI 제조기술 동향

  • 마대영;김진섭;곽병화
    • ETRI Journal
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    • 제9권1호
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    • pp.146-157
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    • 1987
  • SOI(Silicon-On-Insulator)는 차세대 VLSI 구조로서 최근 중요한 연구개발 대상이 되고 있다. SOI의 제조기술을 크게 recrystallization, ELO, FIPOS 및 SIMOX로 나누고 이들 각 기술에 대한 고찰을 하였다. 향후 전반적인 SOI 제조기술 개발방향은 SOI면적 확장 및 결함 감소를 위한 것이 될 것이다.

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