• Journal of Korea Foundry Society
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• v.42 no.5
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• pp.273-281
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• 2022

In order to understand the solidification behavior and microstructural evolution of the Al-Cu-Si ternary eutectic alloy system, changes of the microstructure of the Al-Cu-Si ternary eutectic alloy with different cooling rates were investigated. When the mold preheating temperature is 500℃, primary Si and Al2Cu dendrites are observed, with (α-Al+Al2Cu) binary eutectic and needle-shaped Si subsequently observed. In addition, even when the mold preheating temperature is 300℃, primary Si and Al2Cu dendrites can be observed, and both (α-Al+Al2Cu+Si) areas observed and areas not observed earlier appear. When the mold preheating temperature is 150℃, bimodal structures of the binary eutectic (α-Al+Al2Cu) and ternary eutectic (α-Al+Al2Cu+Si) are observed. When the preheating temperature of the mold is changed to 500℃, 300℃, and 150℃, the greatest change is in the Si phase, and upon reaching the critical cooling rate, the ternary eutectic of (α-Al+Al2Cu+Si) forms. If the growth of the Si phase is suppressed upon the formation of (α-Al+Al2Cu+Si), the growth of both Al and Cu is also suppressed by a cooperative growth mechanism. As a result of analyzing the Al-27wt%Cu-5wt%Si ternary eutectic alloy with a different alloy design simulation programs, it was confirmed that different results arose depending on the program. A computer simulation of the alloy design is a useful tool to reduce the trial and error process in alloy design, but this effort must be accompanied by a task that increases reliability and allows a comparison to microstructural results derived through actual casting.

• Ceramist
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• v.4 no.1
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• pp.5-13
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• 2001

차세대 ULSI 소자의 다층금속배선을 위한 저유전 물질중에서, 기존의 절연막인 TEOS-$SiO_2$ 증착 장비 및 공정을 최대한 이용할 수 있으며, 물성 또한 TEOS oxide와 유사하다는 점에서 적용 시점을 앞당길 수 있는 SiOF 박막과 SiOC 박막의 특성에 대해 고찰해 보았다. 1세대 저유전 물질이라 할 수 있는 SiOF는 후속공정에도 안정적인 상태의 박막을 얻기 위해서는 3.0이하의 유전상수를 얻는 것이 불가능한 반면, SiOC는 3.0 이하의 유전상수를 가지는 안정적인 박막을 얻을 수 있다. SiOC 물질은 저밀도의 단일물질로서, 물질 내부에 후속공정에 영향을 미칠만한 기공을 포함하지 않기 때문에 후속 CMP 공정에 적합하였으며, $450^{\circ}C$이하의 열 공정에서도 응력변화 및 박막성분 탈착이 거의 일어나지 않는 점 또한 SiOC 박막의 우수한 후속공정 적합성을 보여주는 결과였다. 이러한 결과를 종합하여 볼 때, 현재 사용되고 있는 1세대 저유전 물질인 SiOF 박막을 대체할 차세대 저유전 물질로 SiOC 물질이 유망하며, 이는 3.0 이하의 유전상수를 요구하는 Gb DRAM 소자나 보다 빠른 동작속도가 생명인 논리회로(logic circuit) 소자에 적용될 경우 큰 소자특성 개선이 기대된다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.130-130
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• 2018

산업 발전으로 특수합금들이 발달함에 따라 가공할 수 있는 새로운 절삭공구소재들이 개발되어지고 있다. 또한 공구소재보다 코팅개발이 상대적으로 더욱 효과적이기 때문에 코팅 기술 개발이 활발히 진행되고 있다. 일본에서는 새로운 코팅층 물질 개발보다는 기존의 코팅물질을 조합하거나 개량하여 성능을 향상시키는 추세이다. TiAlSiN 박막은 스퍼터링과 음극 아크 소스를 이용한 hybrid 공정을 이용하여 코팅 후 특성을 평가하였다. Ti-50at.%Al의 조성을 갖는 TiAl 합금 타겟은 음극 아크 소스를 이용하여 코팅하였다. 공정 가스는 Ar과 N2의 혼합 가스를 사용하였으며 공정 압력은 $1.0{\times}10^{-2}Torr$이었다. 음극 아크 소스에 인가된 전류는 70 A이었다. TiAlSiN 박막의 Si 함량을 조절하기 위해서 Si은 스퍼터링으로 코팅하였으며 스퍼터링 소스에 인가되는 전력의 세기를 0.29 kW ~ 1.05 kW까지 변화시켰다. 코팅 공정에 사용된 Si 타겟의 순도는 4N이다. TiAlSiN 박막의 Si 함량은 스퍼터링 전력에 따라 3.4 ~ 14.4at%까지 변화하는 것을 확인하였다. TiAlSiN 코팅층의 경도는 초미소 경도계를 이용하여 측정하였으며, Si 함량이 증가하면 TiAlSiN 박막의 경도도 증가하는 것을 확인할 수 있다. TiAlSiN 박막의 Si 함량이 9.2at.%일 때 3000 Hv 이상의 경도를 보였다. TiAlSiN 코팅층의 Si 함량이 14.4at%로 높아지면 경도가 낮아지는 현상을 보였다. TiAlSiN 박막의 Si 함량이 증가하면 내산화성이 향상되는 현상을 확인할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.66-66
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• 1999

최근 들어 다결정 SiGe은 MOS(Metal-Oxide-Semiconductor)에서 기존에 사용되던 다결정 Si 공정과의 호환성 및 여러 장점으로 인하여 다결정 Si 대안으로 많은 연구가 진행되고 있다. 고농도로 도핑된 P type의 다결정 SiGe은 Ge의 함량에 따른 일함수의 조절과 낮은 비저항으로 submicrometer CMOS 공정에서 게이트 전극으로 이용하려는 연구가 진행되고 있으며, 55$0^{\circ}C$ 이하의 낮은 온도에서도 증착이 가능하고, 도펀트의 활성화도가 높아서 TFT(Thin Film Transistor)에서도 유용한 재료로 검토되고 있다. 현재까지 다결정 SiGe의 증착은 MBE, APCVD, RECVD. HV/LPCVD 등 다양한 방법으로 이루어지고 있다. 이중 HV/LPCVD 방법을 이용한 증착은 반도체 공정에서 게이트 전극, 유전체, 금속화 공정 등 다양한 공정에서 사용되고 있는 방법으로 현재 사용되고 있는 반도체 공정과의 호환성의 장점으로 다결정 SiGe 게이트 전극의 증착 공정에 적합하다고 할 수 있다. 본 연구에서는 HV/LPCVD 방법을 이용하여 게이트 전극으로의 활용을 위한 다결정 SiGe의 증착 메카니즘을 분석하고 Ex-situ implantation 후 열처리에 따라 나타나는 활성화 정도를 분석하였다. 도펀트를 첨가하지 않은 다결정 SiGe을 주성엔지니어링의 EUREKA 2000 장비를 이용하여, 1000$\AA$의 열산화막이 덮혀있는 8 in 웨이퍼에 증착하였다. 증착 온도는 55$0^{\circ}C$에서 6$25^{\circ}C$까지 변화를 주었으며, 증착압력은 1mtorr-4mtorr로 유지하였다. 낮은 증착압력으로 인한 증착속도의 감소를 방지하기 위하여 Si source로서 Si2H6를 사용하였으며, Ge의 Source는 수소로 희석된 10% GeH4와 100% GeH4를 사용하였다. 증착된 다결정 SiGe의 Ge 함량은 RBS, XPS로 분석하였으며, 증착된 박막의 두께는 Nanospec과 SEM으로 관찰하였다. 또한 Ge 함량 변화에 따른 morphology 관찰과 변화 관찰을 위하여 AFM, SEM, XRD를 이용하였으며, 이온주입후 열처리 온도에 따른 활성화 정도의 관찰을 위하여 4-point probe와 Hall measurement를 이용하였다. 증착된 다결정 SiGe의 두게를 nanospec과 SEM으로 분석한 결과 Gem이 함량이 적을 때는 높은 온도에서의 증착이 더 빠른 증착속도를 나타내었지만, Ge의 함량이 30% 되었을 때는 온도에 관계없이 일정한 것으로 나타났다. XRD 분석을 한 결과 Peak의 위치가 순수한 Si과 순수한 Ge 사이에 존재하는 것으로 나타났으며, ge 함량이 많아짐에 따라 순수한 Ge쪽으로 옮겨가는 경향을 보였다. SEM, ASFM으로 증착한 다결정 SiGe의 morphology 관찰결과 Ge 함량이 높은 박막의 입계가 다결정 Si의 입계에 비해 훨씬 큰 것으로 나타났으며 근 값도 증가하는 것으로 나타났다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.371.1-371.1
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• 2014

반도체 트랜지스터의 크기가 점점 미세화 함에 따라 이에 수반되는 절연막에 대한 요구 조건도 까다로워지고 있다. 특히 게이트 산화 막의 두께는 10 nm 이하에서 고밀도를 갖는 높은 유전율 막에 대한 요구가 증가되고 있으며 또한 증착 온도 역시 낮아져야 한다. 이러한 요구사항을 충족하는 기술중의 하나는 매우 낮은 압력 및 200도 이하 저온에서 절연막을 증착하는 것이다. 본 연구에서는 플라즈마 화학 기상 증착(PE-CVD) 시스템을 이용하여 $180^{\circ}C$의 온도 및 10 mTorr의 압력에서 SiN 및 SiCN 박막을 제조하였다. 박막의 특성은 원자층 증착 공정 결과와 유사하면서 증착 속도의 향상을 위해 개조된 사이클릭 화학 기상 증착 공정을 이용하였다. Si 전구체와 산화제는 기판에 공급되기 전에 혼합되어 1차 리간드 분해를 하였으며, 리간드가 일부 제거된 가스가 기판에 흡착되는 구조이다. 기판흡착 후 플라즈마 처리 공정을 이용하여 2차 리간드 분해 공정을 수행하였으며, 반응에 참여하지 않은 가스 제거를 위해 불활성 가스를 이용하여 퍼지 하였다. 공정 변수인 플라즈마 전력, 반응가스유량, 플라즈마 처리 시간은 최적화 되었다. 또한 효율적인 리간드 분해를 위해 ICP와 CCP를 포함하고 있는 이중 플라즈마 시스템에 의해 2회에 걸쳐 분해되어지고, 그 결과로 불순물이 들어있지 않는 순수한 SiN과 SiCN 박막을 증착하였다. XRD 측정 결과 증착된 박막들은 모두 비정질 상이며, 550 nm 파장에서 측정한 SiN 및 SiCN 박막의 굴절률은 각 각 1.801 및 1.795이다. 또한 증착된 박막의 밀도는 2.188 ($g/cm^3$)로서 유전체 박막으로 사용하기에 충분한 값임을 확인하였다. 추가적으로 300 mm 규모의 Si 웨이퍼에서 측정된 비 균일도는 2% 이었다. 저온에서 증착한 SiN 및 SiCN 박막 특성은 고온 공정의 그것과 유사함을 확인하였고, 이는 저온에서의 유전체 박막 증착 공정이 반도체 제조 공정에서 사용 가능하다는 것을 보여준다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.263-263
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• 2011

본 연구에서는 DBD (Dielectric Barrier Discharge)방식의 상압 플라즈마를 이용하여 FPD (flat panel display) 공정에 사용되는 a-Si, Si3N4의 식각 공정 특성을 평가하였다. 사용된 DBD 반응기는 기존의 blank planar plate 형태의 Power가 인가되는 anode 부분과 Dielectric Barrier 사이 공간을 액상의 도전체로 채워 넣은 형태의 전극이 사용 하였으며, 인가 Power는 40kHz AC 최대인가 전압 15 kVp를 사용 하였다. 방전 가스는 N2, 반응가스로는 CDA (Clean Dry Air)와 NF3, 액상의 Etchant를 사용 하였으며 모든 공정은 In-line type으로 시편을 처리 하였다. NF3의 경우 30 mm/sec 이송속도 1회 처리 기준 a-Si 1300${\AA}$, Si3N4 1900${\AA}$의 식각 두께를 보였으며 a-Si : Si3N4 선택비는 N2, CDA의 조절을 통하여 최대 1:2에서 4:1 정도까지 변화가 가능하였다. 균일도는 G2 (370 mm${\times}$470 mm)의 경우 5.8 %의 균일도를 보이고 있다. 이외에도 NF3 공정의 경우 실제 TFT-LCD 공정 중 n+ channel (n+ a-Si:H)식각 공정에 적용하여 5.5 inch LCD panel feasibility를 확인 할 수 있었다. 액상 Etchant (HF수용액, NH4HF2)는 버블러를 사용하여 기화 시켜 플라즈마 소스를 통해 1차적으로 활성화 시키고 기존 DBD 반응기에 공급해 주는 형태로 평가를 진행하였다. 식각 특성은 30mm/sec 이송속도에서 a-Si $25{\AA}$ 정도로 가스 형태의 Etchant에 비해 매우 낮은 수준이나 Etching rate 향상을 위한 factor 파악 및 개선을 위한 연구를 진행 하였다.

• 한국신재생에너지학회:학술대회논문집
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• 2009.06a
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• pp.168-168
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• 2009

고효율 실리콘 이종접합 태양전지 제작을 위한 요소기술 중 a-Si:H/c-Si 간의 계면 안정화는 태양전지 효율에 중요한 역할을 한다. 본 연구에서는 n-type 결정질 실리콘 기판을 사용하여, 소수전하들의 재결합을 방지하고, 계면 안정화를 실행하는 방안으로 실리콘 기판 습식 세정을 수행하였다. 반도체 공정에서 일반적으로 알려진 RCA 세정기법에 HF 세정을 마지막공정으로 추가하여 자연 산화막과 기타 불순물을 더욱 효과적으로 제거할 수 있도록 실험을 진행하였다. 마지막 공정으로 추가된 HF 세정에 의한 a-Si:H/c-Si 계면 안정화 효과를 관찰하기 위하여 HF농도와 HF 세정시간에 따른 소수반송자 수명을 측정하였다. 또한 HF 세정 이후 공정의 영향을 확인하기 위하여 PE-CVD법으로 a-Si:H 박막 증착 이전 실리콘 기판의 온도와 상온에서 머무는 시간에 따른 a-Si:H/c-Si 계면안정화 특성을 분석하였다. 본 실험을 통해 HF세정공정이 계면특성에 미치는 영향을 확인하였으며 실리콘 기판 습식 세정이 이종접합태양전지 특성에 미치는 영향을 분석하였다.

• Composites Research
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• v.30 no.2
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• pp.77-83
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• 2017

Liquid silicon infiltration, which is one of the methods of producing fiber reinforced ceramic composites, has several advantages such as low fabrication cost and good shape formability. In order to confirm LSI process feasibility of SiC fiber, $SiC_f/SiC$ composites were fabricated using three types of SiC fibers (Tyranno SA, LoxM, Tyranno S) which have different crystallinity and oxygen content. Composites that were fabricated with LSI process were well densified by less than 2% of porosity, but showed an obvious difference in 3-point bending strength according to crystallinity and oxygen content. When composites in LSI process was exposed to a high temperature, crystallization and micro structural changes were occurred in amorphous SiOC phase in SiC fiber. Fiber shrinkage also observed during LSI process that caused from reaction in fiber and between fiber and matrix. These were confirmed with changes of process temperature by SEM, XRD and TEM analysis.

• Composites Research
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• v.30 no.2
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• pp.108-115
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• 2017

Among several fabrication processes of $SiC_f/SiC$ composites, the chemical vapor infiltration (CVI) process has attractive advantages in manufacturing complex net-or near-net-shape components at relatively low temperatures, easily controlling the microstructure of the matrix and obtaining the highest SiC purity level. However, it has disadvantages in that the ratio of residual pores in matrix is higher than other processes and processing time is relatively long. To reduce the residual porosity, the whisker-growing-assisted CVI process, which is composed of whisker growth and matrix filling steps has been developed. The whiskers grown before matrix filling may serve to divide the large natural pores between the fibers or bundles so that the matrix can be effectively filled into the finely divided pores. In this paper, the fundamentals of the CVI process for preparation of $SiC_f/SiC$ composites and some experimental results prepared by CVI and whisker-growing-assisted CVI processes are briefly introduced.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.375-375
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• 2012

최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 AMOLED의 경우 전류구동 방식이기 때문에 a-Si TFT 보다는 LTPS-TFT가 요구되며, 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다. 비정질 실리콘 박막 상부 혹은 하부에 도전층을 개재하고, 상기도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 비정질 실리콘 박막을 급속 고온 고상 결정화하는 방법에 관한 기술인 JIC (Joule-heating Induced Crystallization) 결정화 공정은 기판 전체를 한번에 결정화 하는 방법이다. JIC 결정화 공정에 의하여 제조된 JIC poly-Si은 결정립 크기의 균일성이 우수하며 상온에서 수 micro-second내에 결정화를 수행하는 것이 가능하고 공정적인 측면에서도 별도의 열처리 Chamber가 필요하지 않는 장점을 가지고 있다. 그러나 고온 고속 열처리 방법인 JIC 결정화 공정을 수행 하면 Arc에 의하여 시편이 파괴되는 현상이 발견되었다. 본 연구에서는 Arc현상의 원인을 파악하기 위해 전압 인가 조건 및 시편 구조 조건을 변수로 결정화실험을 진행하였다. ARC가 발생하는 Si층과 Electrode 계면을 식각 분리하여 Electrode와 Si층 사이의 계면이 형성되지 않는 조건에서 전계를 인가하는 실험을 통하여 JIC 결정화 공정 중 고온에 도달하게 되면, a-Si층이 변형되어 형성된 poly-Si층이 전도성을 띄게 되고 인가된 전압이 도전층과 Poly-Si 사이에 위치한 $SiO_2$의 절연파괴(Dielectric breakdown)전압보다 높을 경우 전압 인가 방향에 수직으로 $SiO_2$가 절연 파괴되며 면저항 형태의 전도층의 단락이 진행되며 전도층이 완전히 단락되는 순간 Arc가 발생한다는 것을 관찰 할 수 있었다. 본 실험의 연구 결과를 바탕으로 Arc 발생을 방지하는 다양한 구조의 Equi-Potential 방법이 개발되었다.