• 정보과학회 논문지
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• 제41권11호
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• pp.885-891
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• 2014

해시 함수는 암호 모듈, 암호 제품에서 무결성, 인증, 전자서명 등의 기능을 제공하기 위해 필수적으로 사용되는 암호 프리미티브이다. 본 논문에서는 암호 알고리즘이 제대로 구현되었는지 평가하는 암호 알고리즘 구현 적합성 검정 프로그램(CAVP)이라는 개념과 테스트 방법을 이용하여 SHA-3로 선정된 KECCAK 알고리즘의 구현 적합성 검정 프로그램을 개발하였다. 또한 SHA-3의 구조 분석을 통해 CAVP에 맞는 SHA-3 알고리즘을 16bit-UICC상에 구현하였으며 현재 표준 해시 함수인 SHA-2 알고리즘과의 효율성 비교 분석을 수행하였다.

• 정보보호학회논문지
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• 제25권4호
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• pp.749-757
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• 2015

스마트 시대가 도래함에 따라 스마트 기기의 사용이 점차 늘고 있다. 스마트 기기는 인류의 편의를 제공하여 널리 사용하고 있지만 정보가 노출될 위험이 존재한다. 이러한 문제를 보안하기 위해 스마트 기기는 자체적으로 다양한 암호 알고리즘이 포함되어 있다. 이 중 해시함수는 데이터 무결성, 인증, 서명 등의 알고리즘을 수행하기 위해 필수적으로 사용되는 암호 알고리즘이다. 최근 SHA-1의 충돌 저항성에 문제가 제기되면서 안전성에 문제가 생기게 되었고 SHA-1을 기반으로 한 현재 표준 해시함수인 SHA-2 또한 머지않아 안전성에 문제가 생길 것이다. 이에 따라 2012년 NIST는 KECCAK알고리즘을 새로운 해시함수 표준인 SHA-3로 선정하였고 이 알고리즘에 대한 다양한 환경에서의 구현이 필요해졌다. 본 논문에서는 SHA-3로 선정된 KECCAK 알고리즘과 기존의 해시 함수인 SHA-2를 ARM-11 프로세서에 구현하고 성능을 비교 분석하여 시사점을 도출하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.187-189
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• 2018

본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1075-1082
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• 2017

본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.

• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.

• 정보처리학회논문지C
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• 제19C권3호
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• pp.179-184
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• 2012

NIST(National Institute of Standards and Technology)는 SHA-2의 대체 알고리즘 부재로 SHA-3 개발 프로젝트를 진행 되고 있는 중 이다. 2010년 최종 라운드 후보 5개가 발표되었고, SHA-3 최종 라운드 5개의 후보에 대한 부채널 공격 시나리오가 제안되었다. 본 논문에서는 SHA-3 최종 라운드 후보 중 Skein에 대한 부채널 공격 시나리오를 32비트 레지스터를 사용하는 ARM Chip을 이용하여, 8 비트의 블록단위로 Divide and Conquer 분석이 가능함을 실험을 통해 증명한다. 9700개의 파형으로 128비트 키의 모든 비트를 찾을 수 있음을 실험으로 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.63-65
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• 2021

보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.

• 한국항행학회논문지
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• 제20권1호
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• pp.72-78
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• 2016

리눅스는 초창기부터 사용자 패스워드의 암호화를 위해 해시 알고리즘인 MD-5를 사용해 왔다. 최근 보안성이 강화된 패스워드 관리가 요구되면서 엔터프라이즈 리눅스 시스템에서는 MD-5보다 더욱 높은 신뢰성을 보이는 SHA-512 알고리즘을 사용하고 있다. 본 논문에서는 해시 및 암호화 알고리즘의 특징에 대해 비교 분석하고, 리눅스 사용자 정보의 관리 체제에 대해 알아본다. 이러한 분석을 기반으로 사용자 패스워드에 적용된 해시 알고리즘의 보안성에 대해 분석하고, 추가적으로 Apache, PHP, MySQL과 같은 공개 소프트웨어 파일 검증에 사용되는 해시 알고리즘 적용 사례를 분석한다. 마지막으로 관련 보안 도구인 John The Ripper를 분석하여 사용자 패스워드 관리를 통한 시스템 보안 강화 방법을 제시한다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.