• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.

• 콘크리트학회논문집
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• 제23권1호
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• pp.99-107
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• 2011

이 연구는 대용량 지상식 LNG 저장탱크에 사용할 고강도 자기충전 콘크리트의 최적배합 조건을 도출하고, 현장적용을 위한 기본 자료를 제안하기 위한 것이다. 60~80 MPa 고강도 자기충전 콘크리트를 적용하면, 벽체두께의 감소와 자기충전성에 따른 인력절감 및 품질확보 등을 통하여 경제성을 확보할 것으로 예상된다. 시멘트 및 분체는 점성 증대 및 수화열 저감에 우수한 플라이애쉬와 저열 시멘트(벨라이트)를 사용하였다. 플라이애쉬의 치환율은 구속수비 및 배합변수 실험을 통해 정하였으며, 배합변수는 단위수량(W), 플라이애쉬 치환율(FA), 물-결합재비(W/B) 및 잔골재율(S/a)로 하여, 최적배합비 및 경제성 평가를 실시하였다. 실험 결과, 설계기준강도 60 MPa의 경우에는 단위수량 165 $kg/m^3$, 플라이애쉬 치환율 20% 및 물-결합재비 27~30%로 나타났으며, 설계기준강도 80 MPa의 경우에는 단위수량 165 $kg/m^3$, 플라이애쉬 치환율 10% 및 물-결합재비 25%로 나타났다. 또한, 기존의 설계기준강도 40 MPa과 비교해 볼 때, 압축강도 증가에 따른 재료비 상승은 60 MPa의 경우 14~22% 및 80 MPa의 경우 33%로 나타나, 현장관리 및 인력절감 등과 함께 매우 경제적인 것으로 나타났다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.83-94
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• 2003

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100㎒ 샘플링 클럭 주파수와 10㎒ 입력 신호 주파수에서 SFDR은 약 65㏈로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350㎛ × 750 ㎛ 의 면적을 갖는다.

• Advances in nano research
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• 제16권4호
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• pp.375-394
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• 2024

The extensive utilization of concrete has given rise to environmental concerns, specifically concerning the depletion of river sand. To address this issue, waste deposits can provide manufactured-sand (MS) as a substitute for river sand. The objective of this study is to explore the application of machine learning techniques to facilitate the production of manufactured-sand concrete (MSC) containing stone nano-powder through estimating the splitting tensile strength (STS) containing compressive strength of cement (CSC), tensile strength of cement (TSC), curing age (CA), maximum size of the crushed stone (Dmax), stone nano-powder content (SNC), fineness modulus of sand (FMS), water to cement ratio (W/C), sand ratio (SR), and slump (S). To achieve this goal, a total of 310 data points, encompassing nine influential factors affecting the mechanical properties of MSC, are collected through laboratory tests. Subsequently, the gathered dataset is divided into two subsets, one for training and the other for testing; comprising 90% (280 samples) and 10% (30 samples) of the total data, respectively. By employing the generated dataset, novel models were developed for evaluating the STS of MSC in relation to the nine input features. The analysis results revealed significant correlations between the CSC and the curing age CA with STS. Moreover, when delving into sensitivity analysis using an empirical model, it becomes apparent that parameters such as the FMS and the W/C exert minimal influence on the STS. We employed various loss functions to gauge the effectiveness and precision of our methodologies. Impressively, the outcomes of our devised models exhibited commendable accuracy and reliability, with all models displaying an R-squared value surpassing 0.75 and loss function values approaching insignificance. To further refine the estimation of STS for engineering endeavors, we also developed a user-friendly graphical interface for our machine learning models. These proposed models present a practical alternative to laborious, expensive, and complex laboratory techniques, thereby simplifying the production of mortar specimens.

• 한국통신학회논문지
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• 제22권6호
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• pp.1210-1230
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• 1997

본 논문에서는 기준신호를 나타내는 하나의 파일럿채널과 다수의 트래픽채널을 갖는 DS/CDMA용 송수신기구조를 제안한다. 파일럿채널은 데이타 변조가 되지 않은 순수 PN 부호성분을 전송하며 수신단에서 PN 동기 및 동기복조의 기준신호로 이용한다. 또한 이러한 구조는 순방향뿐만 아니라 역방향 링크에도 적용된다. 제안된 DS/CDMA 방식의 특징은 다음과 같다. 첫째, 트래픽채널의 확산 방식은 I-phase 및 Q-phase의 확산부호를 파일럿채널의 그것과 교차하게 배치한 interlaced quardrature-spreading(IQS) 구조를 갖는데 이는 기존의 확산방식에 비해 데이타 신호의 영교차율을 줄여 송신단 출력신호 레벨의 변화를 작게한다. 둘째, PN부호의 초기동기 및 동기초적시 임계값을 적응적으로 자동설정하며, 초기동기시 PN 부호를 한 칩씩 이동하게 하여, 기존의 방식에 비해 초기동기 시간을 절반으로 줄이게 했으며, 수신부에서 PN 부호 발생기를 하나만 사용하여 초기동기 및 동기추적이 되게했다. 또한 state machine을 이용하여 재동기 timing을 자동설정 하도록 설계했다. 셋째, 본 방식에서는 자동주파수조절(automatic frequency control: AFC)기능, 입력신호의 크기에 따라 능동적으로 유효한 출력 레벨을 조절하는 자동 레벨조절(automatic level control: ALC)기능, bit-error-rate(BER)을 자동계산하는 기능, 인접 채널과의 간섭을 최소화하기 위한 스펙트럼 성형기능 등을 도입하여 사용자 편의를 도모했다. 넷째, 데이타 전송속도를 16Kbps~1.024Mbps로 가변이 되게함으로써 다양한 응용에 대처할 수 있게 설계했다. 한편, 본 논문에서 제안한 DS/CDMA 모뎀구조는 다양한 simulation을 통하여, 알고리즘 검증 과정을 거쳤으며, 제안된 DS/CDMA 모뎀 구조는 VHDL을 이용하여 ASIC으로 구현하였다. DS/CDMA용 ASIC은 송신부 ASIC과 수신부 ASIC으로 나누어 개발 하였으며, 한개의 ASIC당 3개의 채널을 동시에 수용할 수 있으며, 다수의 ASIC을 사용하여 여러 채널의 다중접속이 가능하다. 제작완료된 ASIC은 기능시험을 완료했으며 실제 line-of-sight(LOS) 시스템 구현에 적용중이다.

• 한국조경학회지
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• 제38권2호
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• pp.1-8
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• 2010

도시 옥외공간에서 조경 포장면의 종류에 따른 하절기 옥외공간의 온열쾌적성 차이 발생 여부를 차광과 통풍이 배제된 조건에서 실제 온도와 상대습도의 측정을 통하여 검증하였다. 잔디, 석재잔디블럭, 중공잔디블럭, 석재블럭, 사고석, 소형고압블럭, 점토벽돌, 나지, 쇄석, 수밀콘크리트 등 총 10가지 의 인공적으로 조성된 포장면을 대상으로 저항측정식 센서들을 이용하여 2009년 6월부터 9월까지 매 분 단위로 측정하고, 기상청 관측자료를 기준으로 일 최고 기온이 $30^{\circ}C$ 이상인 26일 동안의 정오부터 오후 3시까지의 자료를 분석하였으며, 주요 내용은 다음과 같다. 지면 온도는 포장재의 종류에 따라서 차이가 발생하였는데, 잔디면의 온도가 가장 높았고, 콘크리트의 온도가 상대적으로 낮은 것으로 나타났다. 전체 시험구의 평균 지면온도는 $40.1^{\circ}C$로 분석되었는데, 이는 기상대 관측 최고 기온보다 $9^{\circ}C$ 이상 높은 것이었으며, 최고 온도는 약 $50^{\circ}C$ 이상까지 상승하는 것으로 나타났다. 지면으로부터 1.2m 높이의 온열쾌적성지수인 습구흑구온도(Wet-Bulb Grlobe Temperature: WBGT)는 포장재에 따라서 통계적으로 유의한 차이가 있는 것으로 분석되었으며, 잔디포장면이 가장 높게 나타났고, 석재 또는 콘크리트블럭과 잔디를 혼합한 포장면이 가장 낮게 나타났다. 그러나 이들 측정값은 인간이 느끼는 쾌적한 온도 범위를 심각한 수준으로 넘어선 상태의 값으로 실제 환경에서의 체감 온열쾌적성과 직접 연관시키기는 곤란하다. 이러한 결과는 이상고온에 견디지 못하는 잔디의 생육 특성과 통풍과 차광이 배제된 시험구의 특성, 그리고 남중고도 가 높은 한낮의 데이터만을 분석 대상으로 삼은 점 등이 복합적으로 영향을 미친 결과로 해석되었다. 결론적으로 본 연구를 통해서 통풍과 차광이 배제된 하절기 한낮의 옥외공간에서는 인간이 체감하는 온열쾌적성에 포장재 변화가 미치는 영향은 미미하며, 오히려 통풍과 차광이 미치는 영향이 매우 중요하다는 것을 파악할 수 있었다.